自适应均衡器的制造方法
【专利摘要】本发明的自适应均衡器(100)具有进行快速傅里叶变换及快速傅里叶逆变换的至少一个变换的信号变换单元(200)，信号变换单元(200)具有：可以对多个样本的量的信号进行读写的第一宽位存储器(201)；由能够访问这些第一宽位存储器(201)的多个寄存器构成的第一寄存器群(202)；由多个蝶形运算单元构成的蝶形运算单元群(204)；以及对多个寄存器和多个蝶形运算单元之间的连接状态进行切换的第一连接切换单元(203)。
【专利说明】自适应均衡器
【技术领域】
[0001]本发明涉及在频域进行针对时域信号的自适应均衡处理的自适应均衡器。
【背景技术】
[0002]在无线传播路径中，由于反射物等而产生基波以外的多路径波。因此，无线信号的接收装置需要消除其影响。北美地域或韩国等的数字电视广播方式即ATSC(AdVancedTelevision Systems Committee,高级电视系统委员会)方式采用了单载波调制。因此,与采用了 多载波调制的 OFDM (Orthogonal Frequency Division Multiplexing,正交频分复用)系统等其他广播标准不同，ATSC方式的接收装置以自适应均衡器的应用为前提。
[0003]—般,单载波调制进行在时域的自适应均衡处理。然而,在时域的自适应均衡处理中，需要在滤波处理及系数更新处理中进行卷积运算，并且电路规模伴随抽头数增大而变大。
[0004]因此，存在不是在时域而是在频域进行对时域信号的自适应均衡处理的技术(例如，参照专利文献1、专利文献2及非专利文献I)。专利文献1、专利文献2及非专利文献I中记载的技术(以下称为“以往技术”)，通过快速傅里叶变换将时域信号变换为频域信号后进行自适应均衡处理。而且，以往技术中，通过快速傅里叶逆变换将自适应均衡处理后的频域信号变换为时域信号。在使用了这样的以往技术的单载波调制信号的接收装置中，能够在抑制电路规模增大的同时，提高接收性能。
[0005]在先技术文献
[0006]专利文献
[0007]专利文献1:日本特表2004-503180号公报
[0008]专利文献2:日本特表2004-530365号公报
[0009]非专利文献
[0010]非专利文献1:John J.Shynk, " Frequency-Domain and Multirate AdaptiveFiltering"，IEEE SP MAGAZINE, January1992, p.14-37
【发明内容】
[0011]发明要解决的问题
[0012]但是，以往技术中，在所需要的抽头数多的情况下，或者需要高速地进行接收处理的情况下，存在自适应均衡器中需要的工作时钟频率变高的问题。以往技术中，若工作时钟频率增加，则产生自适应均衡器的功耗增大、或者在向FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)封装的情况下出现故障等问题。因此，希望在频域进行对时域信号的自适应均衡处理的自适应均衡器中能够尽量抑制电路规模的增大及工作时钟频率的增加。
[0013]本发明的目的是提供在频域进行针对时域信号的自适应均衡处理的自适应均衡器中能够抑制电路规模的增大及工作时钟频率的增加的自适应均衡器。[0014]解决问题的方案
[0015]本发明的自适应均衡器是在频域进行针对时域信号的自适应均衡处理的自适应均衡器，具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，所述信号变换单元具有:能够对2M(M为自然数)样本量的信号进行读写的存储器；能够访问所述存储器的2M个寄存器…个蝶形运算单元；以及对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换的切换控制单元。
[0016]发明效果
[0017]根据本发明，在频域进行针对时域信号的自适应均衡处理的自适应均衡器中，能够抑制电路规模的增大及工作时钟频率的增加。
【专利附图】
【附图说明】
[0018]图1是表示本发明实施方式I的自适应均衡器的结构的方框图。
[0019]图2是表示本发明实施方式I中的各信号变换单元的处理定时的一例的图表。
[0020]图3是表示本发明实施方式I的信号变换单元的结构的第一例的方框图。
[0021]图4是表示本发明实施方式I的信号变换单元的结构的第二例的方框图。
[0022]图5是表示本发明实施方式I的信号变换单元的结构的第三例的方框图。
[0023]图6是表示本发明实施方式2的自适应均衡器的结构的第一例的方框图。
[0024]图7是表示本发明实施方式2中的时域滤波器的结构的一例的方框图。
[0025]图8是表示本发明实施方式2中的蝶形运算单元的外围的结构的一例的方框图。
[0026]图9是表示本发明实施方式2中的寄存器外围的结构的第一例的方框图。
[0027]图10是表示本发明实施方式2中的寄存器外围的结构的第二例的方框图。
[0028]图11是表示本发明实施方式2中的寄存器外围的结构的第三例的方框图。
[0029]图12是表示本发明实施方式2的自适应均衡器的结构的第二例的方框图。
[0030]图13是表不本发明实施方式3的自适应均衡器中的存储器外围的结构的第一例的方框图。
[0031]图14是表示本发明实施方式3的自适应均衡器中的存储器外围的结构的第二例的方框图。
[0032]图15是表示本发明实施方式4的自适应均衡器的结构的方框图。
[0033]图16是表示本发明实施方式4中的时域滤波器的结构的方框图。
[0034]标号说明
[0035]IOOUOOa自适应均衡器
[0036]101存储单元
[0037]102块间连结单元
[0038]103第一 FFT 单元
[0039]104复共轭单元
[0040]105第一乘法器
[0041]106第一 IFFT 单元
[0042]107块提取单元
[0043]108判定单元[0044]109误差提取单元
[0045]110第一零插入单元
[0046]111第二 FFT 单元
[0047]112第二乘法器
[0048]113第二 IFFT 单元
[0049]114第二零插入单元
[0050]115第三FFT单元
[0051]116第三乘法器
[0052]117第一加法器
[0053]118第一延迟单元
[0054]120、120a第一系数更新单元
[0055]131a时域滤波器
[0056]132a第二加法器
[0057]141a第四 FFT 单元
[0058]142a第四乘法器`
[0059]143a第三 IFFT 单元
[0060]144a第五乘法器
[0061]145a第三加法器
[0062]146a第二延迟单元
[0063]200信号变换单元
[0064]201第一宽位存储器
[0065]201a、201b、207a、207b宽位存储器
[0066]202第一寄存器群
[0067]202a,202b,206a,206b寄存器群
[0068]203第一连接切换单元
[0069]204蝶形运算单元群
[0070]205第二连接切换单元
[0071]206第二寄存器群
[0072]207第二宽位存储器
[0073]208旋转因子用宽位存储器
[0074]209旋转因子用寄存器群
[0075]310a滤波器运算单元
[0076]311a、321a、413a乘法器
[0077]312a、521a寄存器
[0078]313a、323a、411a、412a加法器
[0079]320a第二系数更新单元
[0080]322a步长系数乘法器
[0081]324a寄存器
[0082]410a蝶形运算单元[0083]414a第一切换单元
[0084]420a旋转因子寄存器
[0085]430a第二切换单元
[0086]440a第三切换单元
[0087]450a,540a,550a,560a控制单元
[0088]500a寄存器群配置单元
[0089]510a寄存器输入侧切换单元群
[0090]511a寄存器输入侧切换单元
[0091]520a寄存器群
[0092]530a寄存器输出侧切换单元群
[0093]531a寄存器 输出侧切换单元
[0094]610b宽位存储器
[0095]620b地址变换单元
[0096]630b串行/并行变换单元
[0097]640b并行/串行变换单元
[0098]650b ATSC / OFDM切换单元
[0099]660b M计数器
[0100]1501第三零插入单元
[0101]1502第四零插入单元
[0102]1503部分抽头系数更新单元
[0103]1504时域滤波器
[0104]1601加法器
[0105]1602乘法器
[0106]1603滤波器运算单元
[0107]1604寄存器
【具体实施方式】
[0108]下面，参照附图详细地说明本发明的各实施方式。
[0109](实施方式I)
[0110]图1是表示本发明实施方式I的自适应均衡器的结构的方框图。
[0111]在图1中，自适应均衡器100具有存储单元101、块间连结单元102、第一快速傅里叶变换单元(以下标记为“FFT单元”)103、复共轭单元104及第一乘法器105。另外，自适应均衡器100具有第一快速傅里叶逆变换单元(以下标记为“ IFFT单元”)106、块提取单元107、判定单元108、误差提取单元109、第一零插入单元110及第二 FFT单元111。另外，自适应均衡器100具有第二乘法器112、第二 IFFT单元113、第二零插入单元114、第三FFT单元115、第三乘法器116、第一加法器117及第一延迟单元118。
[0112]存储单元101输入时域信号，依次存储规定的块大小的量。
[0113]块间连结单元102将存储单元101存储的块和最新的块连结并输出。
[0114]第一 FFT单元103对块间连结单元102的输出进行快速傅里叶变换并输出得到的信号。
[0115]复共轭单元104输出第一 FFT单元103的复共轭。
[0116]第一乘法器105将第一 FFT单元103的输出与后述的第一延迟单元118的输出(变换为频域的自适应均衡器系数)相乘，并输出得到的信号。
[0117]第一 IFFT单元106对第一乘法器105的输出进行快速傅里叶逆变换并输出得到的信号。
[0118]块提取单元107从第一 IFFT单元106的输出提取最新的信号序列块并输出。
[0119]判定单元108输出对块提取单元107的输出的判定结果。
[0120]误差提取单元109根据判定单元108的输出，从块提取单元107的输出(也就是第一 IFFT106的输出)提取与理想信号点之间的误差，并输出提取的误差。
[0121 ] 第一零插入单元110输入由误差提取单元109提取的误差，使误差的序列中的、所希望的抽头系数以外的部分为零，并输出得到的信号。
[0122]第二 FFT单元111对第一零插入单元110的输出进行快速傅里叶变换并输出得到的信号。
[0123]第二乘法器112将复共轭单元104的输出(也就是第一 FFT单元103的输出的复共轭)与第二 FFT单元111的输出相乘，并输出得到的信号。
[0124]第二 IFFT单元113对第二乘法器112的乘法运算结果进行快速傅里叶逆变换，并输出得到的信号。
[0125]第二零插入单元114使第二 IFFT单元113的输出中的、所希望的抽头系数以外的部分为零，并输出得到的信号。
[0126]第三FFT单元115对第二零插入单元114的输出进行快速傅里叶变换，并输出得到的信号。
[0127]此外，自适应均衡器100将第二 IFFT单元113、第二零插入单元114、第三FFT单元115配置在第二乘法器112的后级。由此，本实施方式的自适应均衡器100能够消除由于对非连续信号进行傅里叶变换而产生的影响。也就是说，这些部分具有如下功能，即，将误差序列与输入信号在频域上的乘法运算结果，故意返回到时域，在使作为抽头系数而无效的部分为零之后，再变换到频域的功能。由此，能够得到与时域中的块更新完全相同的运算结果，能够维持高的接收性能。
[0128]第三乘法器116将第三FFT单元115的输出与规定的系数μ相乘，并输出得到的信号。
[0129]第一加法器117将第三乘法器116的输出与后级的第一延迟单元118的输出相力口，并输出得到的信号。
[0130]第一延迟单元118使第一加法器117的输出延迟，并作为变换到频域的自适应均衡器系数输出到第一乘法器105。
[0131]S卩，第一加法器117及第一延迟单元118作为对第三乘法器116的输出进行累积的累积单元而发挥功能。
[0132]另外，从复共轭单元104及判定单元108到第一延迟单元118的部分作为自适应均衡器100中的第一系数更新单元120而发挥功能。
[0133]根据图1所示的结构，自适应均衡器100能够不在时域而是在频域进行对时域信号的自适应均衡处理。
[0134]然而，在接收信号为电视广播的信号的情况下，为了不中断广播而连续地收看，必须实时以内处理对接收信号的处理。即，需要在块大小的时间内完成自适应均衡器100中执行的全部运算。
[0135]自适应均衡器100中，在第一 FFT单元103、第二 FFT单元111、第三FFT单元115、第一 IFFT单元106及第二 IFFT单元113的五个部分进行快速傅里叶变换/快速傅里叶逆变换。对于这些快速傅里叶变换/快速傅里叶逆变换，通过将其运算处理的一部分多个并行地执行，能够减少需要的运算次数，缩短自适应均衡器100的运算处理所需要的时间。因此，自适应均衡器100也可以并行执行可并行执行的快速傅里叶变换/快速傅里叶逆变换的运算。
[0136]以下的说明中，将从块间连结单元102经过复共轭单元104到第一乘法器105的系统称为A系统。另外，将从第一乘法器105经过判定单元108到A系统的第二乘法器112的系统称为B系统。另外，如图1所示，将第一 FFT单元103的运算处理表示为处理A-1Jf第二 IFFT单元113的运算处理表示为处理A-2，将第三FFT单元115的运算处理表示为处理A-3，将第一 IFFT单元106的运算处理表示为处理A-4。而且，将第二 FFT单元111的运算处理表示为处理B-1。另外，将第一 FFT单元103、第二 FFT单元111、第三FFT单元115、第一 IFFT单元106及第二 IFFT单元113，适当地总称为“信号变换单元”。
[0137]图2是表不自适应均衡器100的各信号变换单兀的处理定时的一例的图表。
[0138]处理A-1与处理B-1相互没有依赖性。因此，自适应均衡器100将进行快速傅里叶变换/快速傅里叶逆变换的运算处理的系统设置为两个系统，例如，如图2所示，并行执行处理A-1与处理B-1。由此，自适应均衡器100能够缩短一次的量的快速傅里叶变换/快速傅里叶逆变换的运算处理的时间。
[0139]然而，处理A-2依赖于处理B-1的处理数据，必须在其开始定时之前完成处理B-1。因此，如图2所示，自适应均衡器100对于A系统需要使处理A-1?A-4在块大小内完成。
[0140]S卩，自适应均衡器100即使由于信号处理数据的依赖性的限制，而增加至三个系统以上，也无法将每个块大小所需要的快速傅里叶变换/快速傅里叶逆变换的运算时间减少至小于四次的量的时间。
[0141]在将在频域成批处理的接收码元数(块大小)设为ATSC标准规定的一个段(segment)的一半即416个码兀的情况下,块大小的运算时间约为38.65 μ sec。因此,ATSC标准中，在约38.65 μ sec之间，必须将1024点的快速傅里叶变换/快速傅里叶逆变换总共实施5次(在上述的例子中是4次)。即使忽略快速傅里叶变换/快速傅里叶逆变换以外的处理时间，也必须在7.73 μ sec (在上述的例子中是9.66 μ sec)以内完成I次的快速傅里叶变换/快速傅里叶逆变换的运算处理。
[0142]假如，如果不需要以最新的均衡器输出为基础进行系数更新，则即使使自适应均衡器流水线式地进行处理而将处理延迟延长，也不特别地产生问题。然而，在实际的自适应均衡器中，如果不以最新的均衡器输出为基础进行系数更新，则特性明显劣化，由于无线信道的动态变动而使系数不收敛，不能进行接收。
[0143]另外，以往，快速傅里叶变换/快速傅里叶逆变换运算的处理循环数与电路规模呈相反关系。[0144]若更详细地说明，则如以下那样。对于广播公司而言，通常，为了抑制基础设施成本，希望尽可能扩大广播范围，以大功率发送信号。因此，由于远方的反射物引起的延迟波，延迟数百码元以上才到来，所以自适应均衡器中必须对应的抽头数也达到数百抽头以上。
[0145]S卩，假定的适用对方的系统中，必须与40μ sec以上的长延迟多路径对应，需要至少500抽头以上的抽头数。快速傅里叶变换/快速傅里叶逆变换中，需要计算与块大小416和抽头数500的卷积运算相同的结果。因此，根据512 < (416+500) < 1024的关系，至少需要1024点。S卩，需要以416 / 5=83.2码元一次的比例，完成1024点的快速傅里叶变换/快速傅里叶逆变换的运算。
[0146]此外，在是OFDM系统的情况下，例如，若假定8192点、保护间隔I / 8，则在9216样本间一次完成8192点快速傅里叶变换就足够，处理循环数的限制不严。
[0147]在是1024点快速傅里叶变换的的情况下，复数的相乘次数为5120次。因此，若以单端口存储器和单一的蝶形运算电路进行封装，则信号变换单元必须以5120 / 83.2=61.5倍的过采样频率来动作。
[0148]另外，对于自适应均衡器，也可以考虑通过并列地构成多个蝶形运算电路，与多端口存储器组合，来减少循环数。然而，电路规模伴随端口数的增大而增大，而且，与超过10个端口那样的端口数对应的存储器，一般很少使用，存在使用上的制约。并且，也可以考虑将存储器置换为寄存器，但是电路规模仍然增大。
[0149]因此，本实施方式的自适应均衡器100利用对同时访问没有限制的寄存器构成电路，实现单端口存储器的有效利用。一般，作为保持相同容量的数字数据的部件的存储器与寄存器相比能够以几分之一以下的面积来实现。即，本实施方式的自适应均衡器100中，通过对各信号变换单元使用能够读写多个信号样本的存储器、和能够对其进行访问的多个寄存器，能够抑制电路规模的增大。
[0150]图3是表示本实施方式的信号变换单元的结构的第一例的方框图。此外，如上所述，信号变换单元是图1所示的第一 FFT单元103、第二 FFT单元111、第三FFT单元115、第一 IFFT单元106及第二 IFFT单元113。快速傅里叶变换/快速傅里叶逆变换中进行的各运算阶段，以下，简称为“阶段”。
[0151]信号变换单元200具有第一宽位存储器201、第一寄存器群202、第一连接切换单元203、蝶形运算单元群204、第二连接切换单元205、第二寄存器群206及第二宽位存储器207。
[0152]第一宽位存储器201及第二宽位存储器207是能够读写M样本的量(两次为2M样本的量)的信号(数据)并且字长较大的存储器。在第一宽位存储器201及第二宽位存储器207中保持的数据的顺序，与通常的快速傅里叶变换/快速傅里叶逆变换运算中读出的数据的顺序相同。但是，第一宽位存储器201及第二宽位存储器207将M样本的量的数据集中存储在一个地址。
[0153]第一寄存器群202由分别能够对第一宽位存储器201进行访问的2M个寄存器构成。第一寄存器群202通过对第一宽位存储器201访问两次，来进行实际上使2M个样本并行的同时访问。
[0154]第一连接切换单元203对第一寄存器群202与蝶形运算单元群204之间的连接状态(以下称为“第一寄存器群202侧的连接状态”)进行切换。[0155]蝶形运算单元群204由M个蝶形运算单元构成，分别进行蝶形运算。
[0156]第二连接切换单元205对蝶形运算单元群204与第二寄存器群206之间的连接状态(以下称为“第二寄存器群206侧的连接状态”)进行切换。
[0157]第二寄存器群206由分别能够对第二宽位存储器207进行访问的2M个寄存器构成。第二寄存器群206通过对第二宽位存储器207访问两次，来进行实际上使2M个样本并行的同时访问。
[0158]此外，第一寄存器群202及第二寄存器群206的存储器访问所需要的工作时钟频率是蝶形运算单元群204的工作时钟频率的2倍。第一寄存器群202及第二寄存器群206为了完成I个阶段需要进行2X (1024 / M)次的存储器访问。而且，第一连接切换单元203及第二连接切换单元205必须每两次的存储器访问，适当地对各寄存器与各蝶形运算单元之间的连接状态的切换进行控制。
[0159]第一连接切换单元203及第二连接切换单元205在每个阶段使第一宽位存储器201及第二宽位存储器207各自的任务在输出用存储器与输入用存储器之间进行切换。即，第一连接切换单元203及第二连接切换单元205在每个阶段将第一寄存器群202侧的连接状态及第二寄存器群206侧的连接状态切换至适当的状态。适当的状态是指，经由适当的寄存器向各蝶形运算单元输入信号，经由适当的寄存器从各蝶形运算单元输出信号的状态。
[0160]而且，蝶形运算单元群204按照连接状态的切换，依次实施各阶段的运算。
[0161]S卩，图3中，信号的行进方向按每个阶段向左右切换。即，在需要10阶段的运算的情况下，例如，在第I阶段，信号向图3的右方向前进，在接下来的第2阶段，信号向图3的左方向前进。这样，信号处理单元200 (FFT单元/ IFFT单元)按每个阶段切换信号的前进方向而反复地使用电路，从而能够防止电路规模的增大。
[0162]另外，信号变换单元(FFT单元/ IFFT单元)200能够在避免使用电路规模增大的多端口的同时，以较低的工作时钟频率实现实时内的接收处理。
[0163]此外，信号变换单元200也可以使用2分块的宽位存储器。
[0164]图4是表示信号变换单元200的结构的第二例的方框图。
[0165]如图4所示，例如，信号变换单元200具有宽位存储器201a、201b及寄存器群202a、202b，代替图3的第一宽位存储器201及第一寄存器群202。另外，信号变换单元200具有宽位存储器207a、207b及寄存器群206a、206b，代替图3的第二宽位存储器207及第二寄存器群206。
[0166]宽位存储器201a、201b、207a、207b分别将M样本的量的数据存储于一个地址，地址空间为1024 / 2M。
[0167]寄存器群202a、202b、206a、206b分别按顺序访问宽位存储器201a、201b、207a、207b ο
[0168]这样，信号变换单元200通过构成2分块的宽位存储器，从而能够减少存储器访问次数。即，在I分块结构(参照图3)的情况下需要2X (1024 / M)次的存储器访问次数减少至一半。因此，能够使寄存器群的工作时钟频率与蝶形运算单元相同，为图3所示的结构的一半。即，存储器访问的动作中，在I分块结构的情况下，需要蝶形运算单元的2倍的时钟频率，与此相对，若设为2分块结构则保持I倍的时钟频率不变即可。[0169]此外，信号变换单元200即使是I分块结构，只要采用能够同时访问任意2个地址的双端口，就能够与2分块结构同样地保持I倍的时钟频率不变。然而，双端口结构的电路规模伴随多端口化而增大。另一方面，2分块结构是不能访问跨越分块间的地址的结构，相对于I分块结构的电路规模的增大，是能够忽略的程度。
[0170]即，通过将信号变换单元200设为图4所示的2分块结构，能够在避免使用电路规模增大的多端口的同时，以更低的工作时钟频率实现实时内的接收处理。
[0171]此外，各蝶形运算单元中，也需要对蝶形运算中需要的旋转因子，按每个阶段取适当的值。在图3及图4中，以各蝶形运算单元存储有旋转因子为前提，但是，也可以在蝶形运算单元的外部配置存储了各阶段的旋转因子的旋转因子存储器。
[0172]图5是表示信号变换单元200的结构的第三例的方框图。
[0173]如图5所示，信号变换单元200除了图3的结构以外，还具有旋转因子用宽位存储器208及旋转因子用寄存器群209。此外，图5所示的蝶形运算单元群204未保持旋转因子。
[0174]旋转因子用宽位存储器208是能够读写M旋转因子的量的信号(数据)的字长较大的存储器。而且，旋转因子用宽位存储器208具有按每个阶段分配的地址，预先存储了各阶段的旋转因子。
[0175]旋转因子用寄存器群209由能够分别访问旋转因子用宽位存储器208的M个寄存器构成。即，旋转因子用寄存器群209对旋转因子用宽位存储器208，进行使M个旋转因子并行的同时访问。而且，旋转因子用寄存器群209在每个阶段从旋转因子用宽位存储器208读出对应的M个旋转因子，交给蝶形运算单元群204的适当的蝶形运算单元。
[0176]通过这样的结构，信号变换单元200不需要按每个蝶形运算单元设置旋转因子保持用的存储器，能够进一步缩小电路规模。
[0177]如以上那样，本实施方式的自适应均衡器100具备信号变换单元200，该信号变换单元200使用字长较大的存储器和对其进行访问的多个寄存器。由此，自适应均衡器100能够抑制电路规模的增大及工作时钟频率的增加。
[0178]另外，由于不用准备超过需要的高速工作时钟频率而能够实时进行处理，所以也能够实现低功耗化。
[0179]此外，在通常的快速傅里叶变换中，需要将信号重排为位反转的关系。作为该重排的方法，除了在最初进行的方法和在最后进行的方法，还已知有在蝶形运算中途巧妙地进行的方法等。
[0180]在本实施方式的信号变换单元200的结构中，为了重排为位反转的关系，不仅需要在集中读出的样本内的闭环的处理，还需要进行与从其他地址读出的数据之间的重排。即，为了位反转关系的重排，必须追加仅用于重排的临时保持用的寄存器，由于存储器访问增加，所以循环数也增大了。
[0181]另一方面，本实施方式的自适应均衡器100整体中，如下条件成立，即，对暂时进行了快速傅里叶变换的信号一定要进行快速傅里叶逆变换。
[0182]因此，本实施方式的自适应均衡器100的各信号变换单元200优选设为故意不进行位反转的结构。
[0183]此外，自适应均衡器100也可以是将每个阶段具备的蝶形运算单元群204串联连接的结构。该的情况下，不需要第一连接切换单元203及第二连接切换单元205，但是与图3的结构相比，电路规模会增大。
[0184](实施方式2)
[0185]本发明的实施方式2是配置基于时域处理的决策反馈型的反馈滤波器(以下称为“时域滤波器”)，将信号变换单元的乘法器及寄存器与时域滤波器的乘法器及寄存器共用的例子。
[0186]图6是表不本实施方式的自适应均衡器的结构的第一例的方框图，与实施方式I的图1对应。关于与图1的相同部分，标以相同标号，省略其说明。
[0187]图6中，自适应均衡器IOOa的第一系数更新单元120a除了图1所示的结构以外，还具有时域滤波器131a及第二加法器132a。
[0188]时域滤波器131a是横向滤波器(transversal filter),输入判定单元108的输出及误差提取单元109的输出，并输出时域的反馈信号。
[0189]第二加法器132a将块提取单元107的输出与时域滤波器131a的输出即反馈信号相加，输出得到的信号。此外，判定单元108及误差提取单元109输入第二加法器132a的输出，而不是块提取单元107的输出。
[0190]图7是表示时域滤波器131a的结构的一例的方框图。
[0191]图7中，时域滤波器13 1a具有滤波器运算单元310a及第二系数更新单元320a。
[0192]滤波器运算单元310a具有N抽头的系数，具有N个乘法器311a、N个寄存器312a及加法器313a等。滤波器运算单元310a中的抽头系数(wb0, Wb1, wb2, wb3,...,WV1)是由第二系数更新单元320a求出的系数。
[0193]第二系数更新单元320a具有N个乘法器321a、N个步长系数(μ)乘法器322a、N个加法器323a、N个寄存器324a等。第二系数更新单元320a作为自适应滤波器而工作，求出滤波器运算单元310a中的抽头系数(wb0, Wb1, wb2, wb3,…，Wbp1)。
[0194]具有以上结构的自适应均衡器IOOa即使在时域中也能够进行自适应均衡处理，能够进一步提高接收性能。
[0195]可是，在时域滤波器131a中，以块大小为单位集中输入信号。即，在前级的频域下的自适应均衡处理完成之前，由于不存在输入信号，所以不能进行运算。反过来说，能够同时并行地执行频域下的自适应均衡处理与时域下的自适应均衡处理。
[0196]因此，本实施方式的自适应均衡器IOOa利用该特征，能够共用频域下的自适应均衡处理中使用的电路的一部分，和时域下的自适应均衡处理中使用的电路的一部分。
[0197]例如，自适应均衡器IOOa能够共用信号变换单元200 (参照图3)的各蝶形运算单元的乘法器(未在图3中图示)与时域滤波器131a的乘法器311a、乘法器321a。另外，自适应均衡器IOOa能够共用信号变换单元200 (参照图3)的第一寄存器群202、第二寄存器群206、以及时域滤波器131a的寄存器312a、324a。
[0198]但是，为了这样实现电路的共有，需要用于对电路的输入输出进行切换的结构。
[0199]首先，对用于实现信号变换单元200的各蝶形运算单元的乘法器和时域滤波器131a的乘法器311a、321a之间的共用的结构进行说明。
[0200]图8是表示蝶形运算单元的外围的结构的一例的方框图。
[0201]图8所示的蝶形运算单元410a与在实施方式I中说明过的信号变换单元200的蝶形运算单元群204 (参照图3)的各个蝶形运算单元对应。
[0202]在图8中，蝶形运算单元410a具有2个加法器411a、412a、和配置于一个加法器412a的输出侧的用于与旋转因子相乘的乘法器413a。而且，蝶形运算单元410a中，还在加法器412a和乘法器413a之间配置了第一切换单元414a。
[0203]另外，信号变换单元(未图示)中，在保持有旋转因子的旋转因子寄存器420a和乘法器413a之间，配置有第二切换单元430a，在乘法器413a的输出侧配置有第三切换单元440a。而且，信号变换单元具有对第一切换单元414a、第二切换单元430a、第三切换单元440a的连接状态的切换进行控制的控制单元450a。
[0204]第一切换单元414a构成为，将乘法器413a的一个输入在加法器412a的输出和信号变换单元以外的运算单元(以下称作“其他运算单元”)的输出之间进行切换。
[0205]第二切换单元430a构成为，将乘法器413a的另一个输入在旋转因子寄存器420a的输出和其他运算单元的输出之间切换。
[0206]第三切换单元440a构成为，将乘法器413a的输出目的地在信号变换单元的连接切换单元和其他运算单元之间进行切换。
[0207]在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元450a以成为蝶形运算单元410a的通常的连接的方式控制第一切换单元414a、第二切换单元430a、第三切换单元440a。也就是说，控制单元450a使得将蝶形运算单元410a的乘法器413a用于快速傅里叶变换/快速傅里叶逆变换的运算处理。
[0208]另一方面，在不实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元450a以成为与上述通常的连接相反的连接的方式控制第一切换单元414a、第二切换单元430a、第三切换单元440a。也就是说，控制单元450a控制第一切换单元414a、第二切换单元430a、第三切换单元440a，使得蝶形运算单元410a的乘法器413a例如作为时域滤波器131a的乘法器311a、321a(参照图7)发挥功能。
[0209]以上，结束关于用于实现信号变换单元的各蝶形运算单元的乘法器与时域滤波器131a的乘法器31 la、32 Ia之间的共用的结构的说明。
[0210]接着，对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的滤波器运算单元310a的寄存器312a之间的共用的结构进行说明。
[0211]图9是表示寄存器外围的结构的第一例的方框图。
[0212]在图9中，寄存器群配置单元500a具有寄存器输入侧切换单元群510a、寄存器群520a、寄存器输出侧切换单元群530a及控制单元540a。寄存器群520a与在实施方式I中说明过的信号变换单元200的第一寄存器群202及第二寄存器群206 (参照图3)相对应。
[0213]在图9中，寄存器输入侧切换单元群510a具有在寄存器群520a的2M个寄存器521a的输入侧I对I配置的2M个寄存器输入侧切换单元511a。寄存器输出侧切换单元群530a具有在寄存器群520a的各个寄存器521a的输出侧I对I配置的、2M个寄存器输出侧切换单元531a。
[0214]寄存器输入侧切换单元511a的一个构成为，将相对应的寄存器521a的输入在信号变换单元200(参照图3)和判定单元108(参照图6)之间切换。而且，其他寄存器输入侧切换单元511a将相对应的寄存器521a的输入在信号变换单元200 (参照图3)和相对应的寄存器521a的相邻寄存器521a的输出之间切换。[0215]寄存器输出侧切换单元531a将相对应的寄存器521a的输出目的地在信号变换单元200 (参照图3)和相对应的寄存器521a的相邻寄存器521a的输入侧(寄存器输入侧切换单元511a的输入侧)之间切换。
[0216]在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元540a以成为寄存器群520a的通常的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。S卩，控制单元540a将寄存器群520a用于快速傅里叶变换/快速傅里叶逆变换的运算处理。
[0217]另一方面，在实施时域滤波器131a的运算处理的情况下，控制单元540a以成为与上述通常的连接相反的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。具体而言，控制单元540a使得相邻的寄存器521a之间连接，寄存器群520a整体作为移位寄存器而发挥作用。控制单元540a以使寄存器群520a作为时域滤波器131a的滤波器运算单元310a的寄存器312a(参照图7)而发挥作用的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
[0218]以上，结束对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的滤波器运算单元310a的寄存器312a之间的共用的结构的说明。
[0219]接着，对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的第二系数更新单元320a的寄存器324a之间的共用的结构进行说明。
[0220]图10是表示寄存器外围的结构的第二例的方框图，与图9相对应。对于与图9相同的部分标以相同的标号，并省略其说明。
[0221]在图10中，各寄存器输入侧切换单元511a将相对应的寄存器521a的输入在信号变换单元200 (参照图3)和时域滤波器131a的第二系数更新单元320a的加法器323a)参照图7)之间切换。
[0222]寄存器输出侧切换单元531a将相对应的寄存器521a的输出目的地在信号变换单元200 (参照图3)和第二系数更新单元320a的加法器323a及滤波器运算单元310a的乘法器311a(参照图7)之间切换。
[0223]在实施快速傅里叶变换/快速傅里叶逆变换的运算处理的情况下，控制单元550a以成为上述的通常的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
[0224]另一方面，在实施时域滤波器131a的运算处理的情况下，控制单元550a以成为与上述通常的连接相反的连接的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。控制单元550a以使寄存器群520a作为时域滤波器131a的第二系数更新单元320a的寄存器324a (参照图7)而发挥作用的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
[0225]以上，结束对用于实现信号变换单元的第一寄存器群202、第二寄存器群206与时域滤波器131a的第二系数更新单元320a的寄存器324a之间的共用的结构的说明。
[0226]此外，第二系数更新单元320a的寄存器324a需要预先保持过去的系数值。因此，如本实施方式那样，在使信号变换单元的寄存器与第二系数更新单元320a的寄存器324a共用的情况下，需要在切换前将寄存器的数据预先存储在存储器，在切换后再次从存储器读出数据。[0227]在这种情况下，如图11所示，寄存器输入侧切换单元511a将相对应的寄存器521a的输入侧，再切换连接到保持过去的系数值的系数值存储器的存储器读出单元(都未图示)的输出侧。另外，寄存器输出侧切换单元531a将相对应的寄存器521a的输出侧再切换连接到系数值存储器的存储器写入单元(未图示)。而且，控制单元560a进行与上述的控制单元550a同样的控制。而且，控制单元560a在时域滤波器131a的运算处理中，以对系数值存储器进行系数值的读出及写入的方式，控制寄存器输入侧切换单元群510a及寄存器输出侧切换单元群530a。
[0228]根据以上说明的结构，自适应均衡器IOOa能够在抑制了电路规模的增大的状态下实现接收性能的提高。
[0229]此外，时域下的反馈频度(时域滤波器131a的系数更新频度)也可以与频域下的反馈频度(图6的第一系数更新单元120a的系数更新频度)相同地设为每个块大小一次的比例。在这种情况下，不需要时域滤波器131a的第二系数更新单元320a。
[0230]图12是表不自适应均衡器IOOa的结构的第二例的方框图，与图6对应。对于与图6相同的部分，标以相同的标号，省略其说明。
[0231]图12所示的自适应均衡器IOOa在时域滤波器131a中不具有在图7中说明过的第二系数更新单元320a。而且，如图12所示，自适应均衡器IOOa具有第四FFT单元141a、第四乘法器142a、第三IFFT单元143a、第五乘法器144a、第三加法器145a及第二延迟单元146a，代替第二系数更新单元320a。
[0232]第四FFT单元141a对判定单元108的输出(判定后的反馈信号)进行快速傅里叶变换(向频域的变换)，并输出得到的信号。
[0233]第四乘法器142a将第二 FFT单元111的输出与第四FFT单元141a的输出相乘，并输出得到的信号。
[0234]第三IFFT单元143a对第四乘法器142a的输出(与判定值之间的误差成分)进行快速傅里叶逆变换(向时域的变换)，并输出得到的信号。
[0235]第五乘法器144a将第三IFFT单元143a的输出与系数更新的步长(μ)相乘，并输出得到的信号。
[0236]第三加法器145a将第五乘法器144a的输出与后级的第二延迟单元146a的输出相加，并输出得到的信号。
[0237]第二延迟单元146a使第三加法器145a的输出延迟，并将其输出到时域滤波器131a，作为变换到时域的自适应均衡器系数。
[0238]S卩，第三加法器145a及第二延迟单元146a作为对第五乘法器144a的输出进行累积的累积单元而发挥功能。
[0239]通过这样的结构，即使在必须在反馈单元中保持多个系数的情况下，自适应均衡器IOOa也能够削减横向滤波器中需要的乘法器和寄存器的数量，能够减少电路规模。
[0240](实施方式3)
[0241]本发明实施方式3是使信号变换单元的宽位存储器与其他装置单元的存储器共用的例子。
[0242]在是上述的OFDM系统解调单元(多载波方式解调单元)的情况下，解调的基本处理所需要的快速傅里叶变换运算处理的次数仅为I次，而且，没有自适应处理所需要的反馈系统。因此，OFDM系统解调单元中，能够流水线式地同时利用多个电路进行运算处理，SP使不使用本发明的信号变换单元的结构，也能够进行实时处理。
[0243]另一方面，OFDM系统解调单元中，在信道估计等中，需要进行利用有规律地配置的离散导频信号等的比较复杂的存储器访问。即，字长较大的存储器是OFDM系统解调单元中必须的存储器。
[0244]另外，OFDM系统解调单元的接收处理与ATSC系统解调单元的接收处理不一定需要同时进行。
[0245]因此，可以考虑，在具备OFDM系统解调单元的存储器的接收装置中，通过使OFDM系统解调单元中必须的存储器与自适应均衡器100的存储器共用，抑制由于追加自适应均衡器100而引起的装置整体的电路规模的增大。
[0246]OFDM系统解调单元是利用快速傅里叶变换将时域信号变换到频域信号，基于信道估计值来进行均衡的方式。因此，OFDM系统解调单元的结构与自适应均衡器大不相同，它们间共同的部分很少。因此，在实现能够与ATSC系统和OFDM系统这两个方式对应的电路时，以往，需要较大的面积，不能避免成本的增大。
[0247]对于这一点，采用本实施方式的自适应均衡器100的接收装置通过共用存储器，从而可以使能够与ATSC系统和OFDM系统这两个方式对应的电路的电路规模更小。
[0248]但是，为了实现这样的存储器共用，需要在ATSC用时集中访问宽位存储器的多个样本，在OFDM用时按每一个样本进行访问。因此，对能够进行这样的访问方式的切换的结构进行说明。
[0249]图13是表示本实施方式的存储器外围的结构的第一例的方框图。
[0250]如图13所示,本实施方式的自适应均衡器(未图示)具有地址变换单元620b、串行/并行变换单元630b、并行/串行变换单元640b及ATSC / OFDM切换单元650b。这些是宽位存储器610b的数据输入输出单元。
[0251]宽位存储器610b与在实施方式I中说明过的第一宽位存储器201及第二宽位存储器207(参照图3)对应。若输入了指定读出模式/写入模式的信号、地址信号及数据信号，则宽位存储器610b根据这些进行数据的读出/写入。
[0252]在进行ATSC用的动作的ATSC模式时，地址变换单元620b不将地址信号变换而直接将其输入到宽位存储器610b。
[0253]另外，在进行OFDM用的动作的OFDM模式时，地址变换单元620b将地址信号向右移位Log2 (M)位，仅将高位输入到宽位存储器610b。而且，地址变换单元620b将通过右移而截掉的位输入到串行/并行变换单元630b及并行/串行变换单元640b。S卩，串行/并行变换单元630b及并行/串行变换单元640b被指定与集中保持了 M样本的量的数据的哪个位置相当。
[0254]在ATSC模式时，串行/并行变换单元630b不将输入数据变换而直接将其输入到宽位存储器610b。
[0255]另外，在OFDM模式时，串行/并行变换单元630b利用输入数据仅对宽位存储器610b中的、由地址变换单元620b指定的位置的数据进行重写。此时，需要将其他没被指定的位置的数据按原样写回。因此，串行/并行变换单元630b暂时预先读出被指定的地址的数据，利用输入数据仅对读出的M样本的量的数据中的被指定的位置的数据进行重写而写回。
[0256]在ATSC模式时，并行/串行变换单元640b将从宽位存储器610b输出的M样本的量的数据不变换而直接作为输出数据。
[0257]另外，在OFDM模式时，并行/串行变换单元640b仅提取从宽位存储器610b输出的M样本的量的数据中的、由地址变换单元620b指定的位置的数据，作为输出数据。
[0258]ATSC / OFDM切换单元650b对地址变换单元620b、串行/并行变换单元630b及并行/串行变换单元640b进行ATSC模式/ OFDM模式的切换。
[0259]通过这样的结构，自适应均衡器能够在ATSC系统与OFDM系统中共用宽位存储器。即，本实施方式的自适应均衡器通过在ATSC那样的单载波系统的解调中也有效利用OFDM系统解调单元的存储器，从而能够实现与多路模式对应的小型的解调单元。
[0260]此外，图13所示的结构是不管针对宽位存储器610b的访问方法是随机的还是连续的，都能够对应的结构。
[0261]另一方面，在将针对存储器的访问方法限定为连续的情况下，如图14所示，能够构成为可以减少串行/并行变换的频度。
[0262]如图14所示，本实施方式的自适应均衡器(未图示)还具有M计数器660b作为宽位存储器610b的数据输入输出单元。
[0263]在该结构中，地址变换单元620b将通过上述的右移而被截掉的位输出到M计数器
660b ο
[0264]M计数器660b在输入的位(被截掉的位)为零的定时开始计数。而且，每当计数值到M时，M计数器660b将表示该定时的信号输入到串行/并行变换单元630b及并行/串行变换单元640b。
[0265]串行/并行变换单元630b将连续的输入数据并行化，根据来自M计数器660b的信号输入定时(也就是，每M样本I次)，将并行化的数据写入宽位存储器610b。
[0266]同样地，并行/串行变换单元640b，根据来自M计数器660b的信号输入定时(也就是，每M样本I次)，访问宽位存储器610b并读出数据。而且，并行/串行变换单元640b将读出的数据I个样本I个样本地连续输出，作为输出数据。
[0267]根据这样的结构，能够抑制针对宽位存储器610b的访问次数，能够有助于功耗的减少。
[0268]此外，自适应均衡器也可以具有将图13所示的结构与图14所示的结构组合后的结构。而且，自适应均衡器还可以具有根据针对宽位存储器610b的访问方法是随机的还是连续的对数据输入输出单元的结构进行切换的控制单元。
[0269]另外，信号变换单元的电路的共用的方式不限定于以上说明的各实施方式的例子。例如，自适应均衡器也可以是使第一乘法器、第二乘法器、第三乘法器与时域滤波器的乘法器共用的结构。
[0270](实施方式4)
[0271]本发明实施方式4是仅使一部分的区域的滤波器系数的更新频度比块大小短的例子。
[0272]以往，如果传播路径的变动缓慢，则即使是以上述的块大小的批处理，可以设想与以码元为单位更新滤波器系数的方式相比的劣化是有限的(例如，非专利文献I)。但是，当在实际环境中使用的情况下，由于受到定时再生中的同步误差等均衡处理以外的影响，所以，若以块大小为单位更新全部的抽头系数，则性能会劣化。特别地，在存在D / U大的邻近多路径波时，其影响明显。作为与ATSC方式等单载波方式对应的一般的定时再生方式，有在平方律检波后通过谐振限幅电路(tank limiter circuit)提取定时成分的方式。在存在D / U大的邻近多路径波的情况下，根据邻近多路径波和希望波之间的相位关系，有时提取定时成分的频带的大部分的信号成分消失，在定时再生信号中产生比较大的误差。
[0273]为了即使这样恶劣的传播环境也得到充分的均衡性能，本实施方式中，只关注对接收性能带来的影响大的基波及其附近的抽头(例如，前后16抽头)。具体而言，本实施方式中，只对基波及其附近的抽头(例如，前后16抽头)，以比块大小高的频度(例如，每个码元)实施滤波器系数的更新。
[0274]图15是表示本实施方式的自适应均衡器IOOa的结构的方框图。
[0275]图15中，与图12的自适应均衡器IOOa相比，自适应均衡器IOOa增加了第三零插入单元1501、第四零插入单元1502及部分抽头系数更新单元1503。另外，自适应均衡器IOOa将只以决策反馈信号为输入的时域滤波器131a变更为除了决策反馈信号以外还将接收信号作为输入的时域滤波器1504。
[0276]对于第二零插入单元114的输出，第三零插入单元1501只将基波的抽头及比基波的抽头靠前的用于消除超前波的抽头中的、与加快更新频度的抽头系数对应的部分，总是设为零。具体而言，假定，自适应均衡器IOOa中，例如将FFT点数设为1024，以及将前馈单元的抽头数设为300抽头，只将基波抽头以及与其紧挨着的超前的9个抽头的更新频度加快。在这种情况下，第二零插入单元114中，使不存在抽头系数的从地址301到地址1024为零。另一方面，第三零插入单元1501中，使加快更新频度的10抽头的地址291?300为零。
[0277]对于更新频度为以块为单位的正常处理的抽头，如实施方式I?3中记载的那样进行处理。相对于此，本实施方式中，关于加快更新频度的抽头，为了防止对以块为单位的正常处理和加快更新频度的处理重复进行处理，第三零插入单元1501插入零，以使正常处理无效。此外，在被重复处理的情况下，自适应处理中的外部干扰因素会以以块为单位的周期而产生，均衡性能劣化。
[0278]第三零插入单元1501将得到的信号输出到第三FFT单元115。
[0279]对于第三IFFT单元143a的输出，第四零插入单元1502只将比基波的抽头靠后的用于消除延迟波的抽头中的、加快更新频度的抽头系数，总是为零。对于加快更新频度的抽头的系数更新，为了代替以块为单位的频域处理而进行以往的时域处理，设置了部分抽头系数更新单元1503。第四零插入单元1502的任务是，防止反馈滤波器运算单元中的、以块为单位被处理的处理、和加快更新频度的部分抽头系数更新处理之间的重复处理。因此，第四零插入单元1502使以块为单位的正常处理无效。此外，在以块为单位的正常处理和加快更新频度的处理被重复处理的情况下，自适应处理中的外部干扰因素会以以块为单位的周期而产生，均衡性能劣化。
[0280]第四零插入单元1502将得到的信号输出到第五乘法器144a。
[0281]部分抽头系数更新单元1503的结构与图7中的系数更新单元320a相同，对从判定单元108输入的判定后的数据串与从误差提取单元109输入的判定误差成分相乘的结果乘以时间常数μ。而且，部分抽头系数更新单元1503将该结果与更新前的抽头系数相加从而导出新的抽头系数。部分抽头系数更新单元1503在每次得到判定数据时进行此更新，从而对每个码元更新滤波器系数。部分抽头系数更新单元1503将得到的滤波器系数输出到时域滤波器1504。时域滤波器1504的输入信号是来自存储单兀101的输出，但是,设为以与加快更新频度的抽头位置对应的程度使其延迟后的信号。
[0282]如上所述，对于更新频度加快的抽头的运算，全部由部分抽头系数更新单元1503负责。另外，将第三零插入单元1501及第四零插入单元1502设为，在抽头的运算中，不使以块为单位的正常处理和加快更新频度的处理进行重复处理。
[0283]如图16所示，时域滤波器1504除了将决策反馈信号作为输入的图7的滤波器运算单元310a以外，还具有将接收信号作为输入的滤波器运算单元1603。此外，图16中，对于结构与图7相同的部分标以相同的标号，并省略其说明。
[0284]滤波器 运算单元1603具有M抽头的系数，具有M个乘法器1602、M个寄存器1604及加法器1601等。滤波器运算单元1603的结构与滤波器运算单元310a相同，但是将抽头数限定为基波的抽头及比基波的抽头靠前的用于消除超前波的抽头数的合计。
[0285]滤波器运算单元1603中，对滤波器系数设定了部分抽头系数更新单元1503的输出。滤波器运算单元310a中，对于加快更新频度的抽头系数，同样设定了部分抽头系数更新单元1503的输出，对于以块为单位进行更新的抽头系数，设定了第二延迟单元146a的输出。
[0286]本实施方式中，在时域滤波器中，只对给接收性能带来的影响大的基波及其附近的抽头的输出，以比块大小短的频度实施滤波器系数的更新，并进行决策反馈型均衡处理。由此，根据本实施方式，即使在恶劣的传播环境下，也能够得到无劣化的充分的均衡性能。
[0287]本发明的自适应均衡器是在频域进行针对时域信号的自适应均衡处理的自适应均衡器，具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元，所述信号变换单元具有:能够对2M(M为自然数)样本量的信号进行读写的存储器；能够访问所述存储器的2M个寄存器…个蝶形运算单元；以及对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换的切换控制单元。
[0288]本发明的自适应均衡器在上述结构的基础上，所述信号变换单元具有两组由所述存储器和所述2M个寄存器组成的组，所述切换控制单元以按快速傅里叶变换/快速傅里叶逆变换的每个阶段，使所述存储器的任务在输出用存储器和输入用存储器之间切换的方式，对一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态、和另一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
[0289]本发明的自适应均衡器在上述结构的基础上，具有:作为进行快速傅里叶变换的所述信号变换单元的第一信号变换单元；以及作为对由所述第一信号变换单元进行了快速傅里叶变换后的信号进行快速傅里叶逆变换的所述信号变换单元的第二信号变换单元，所述第一信号变换单元不实施快速傅里叶变换中的位反转的重排，所述第二信号变换单元不实施快速傅里叶逆变换中的位反转的重排。
[0290]本发明的自适应均衡器在上述结构的基础上，所述信号变换单元还具有:旋转因子用存储器，其存储快速傅里叶变换/快速傅里叶逆变换的各阶段中的旋转因子，并能够对M样本量的信号进行读写；以及M个旋转因子用寄存器，其能够访问所述旋转因子用存储器，获得所述旋转因子并交给所述M个蝶形运算单元。
[0291]本发明的自适应均衡器在上述结构的基础上，具有:输入所述时域信号，并依次存储规定的块大小的量的存储单元；将上次存储的块和最新的块连结的块间连结单元；作为对所述块间连结单元的输出进行快速傅里叶变换的所述信号变换单元的第一快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出与变换为频域的自适应均衡器系数相乘的第一乘法器；作为对所述第一乘法器的输出进行快速傅里叶逆变换的所述信号变换单元的第一快速傅里叶逆变换单元；从所述第一快速傅里叶逆变换单元的输出提取最新的信号序列块的块提取单元；从所述第一快速傅里叶逆变换单元的输出提取与理想信号点之间的误差的误差提取单元；使提取出的所述误差的序列中的、所希望的抽头系数以外的部分为零的第一零插入单元；作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号变换单元的第二快速傅里叶变换单元；将所述第一快速傅里叶变换单元的输出的复共轭与所述第二快速傅里叶变换单元的输出相乘的第二乘法器；作为对所述第二乘法器的乘法计算结果进行快速傅里叶逆变换的所述信号处理单元的第二快速傅里叶逆变换单元；使所述第二快速傅里叶逆变换单元的输出中的、所希望的抽头系数以外的部分为零的零插入单元；作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号处理单元的第三快速傅里叶变换单元；将所述第三快速傅里叶变换单元的输出与规定的系数相乘的第三乘法器；以及对所述第三乘法器的输出进行累积的累积单元。
[0292]本发明的自适应均衡器在上述结构的基础上，还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述时域滤波单元的卷积运算用乘法器共用。
[0293]本发明的自适应均衡器在上述结构的基础上，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述第一乘法器、所述第二乘法器、所述第三乘法器的至少一个共用。
[0294]本发明的自适应均衡器在上述结构的基础上，还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元，所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述寄存器的至少一个与所述时域滤波单元的寄存器共用。
[0295]本发明的自适应均衡器在上述结构的基础上，还具有时域滤波单元，该时域滤波单元使用以比所述块大小短的频度更新后的滤波器系数，至少对基波的所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理。
[0296]本发明的自适应均衡器在上述结构的基础上，该自适应均衡器设置于具备多载波方式解调单元的接收装置中，所述存储器与所述多载波方式解调单元的存储器共用。
[0297]本发明的自适应均衡器在上述结构的基础上，还具有:输入输出单元，其包括地址变换单元、串行/并行变换单元以及并行/串行变换单元，并对所述存储器的信号的输入输出进行控制；以及控制单元，其根据针对所述存储器的访问方法是随机的还是连续的，对所述输入输出单元的结构进行切换。
[0298]本发明的自适应均衡器在上述结构的基础上，在针对所述存储器的访问方法是随机的情况下的写入模式中，所述输入输出单元在进行写入之前从所述存储器读出2M样本量的数据，只对所述存储器的规定的位置进行数据的重写。
[0299]在2011年10月17日提出的日本专利申请特愿2011-227922号中包含的说明书、附图及摘要的公开内容全部引用于本申请。
[0300]工业实用性
[0301]本发明作为在频域进行针对时域信号的自适应均衡处理的自适应均衡器中能够抑制电路规模的增大及工作时钟频率的增加的自适应均衡器是有用的。特别地，本发明对于 ATSC 等中采用的、与多值 VSB (Vestigial SidebandVestigial Sideband:残留边带)调制对应的接收装置的自适应均衡器是适宜的。另外，本发明在无线传输的自适应均衡器以夕卜，对于需要多个抽头数的语音回波抵消器、噪声消除器等各种数字自适应均衡器是适宜的。
【权利要求】
1.自适应均衡器，其在频域进行针对时域信号的自适应均衡处理， 该自适应均衡器具有进行快速傅里叶变换和快速傅里叶逆变换中的至少一个变换的信号变换单元， 所述信号变换单元具有: 存储器，其能够对2M样本量的信号进行读写，其中M为自然数； 能够访问所述存储器的2M个寄存器； M个蝶形运算单元；以及 切换控制单元，其对所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
2.如权利要求1所述的自适应均衡器， 所述信号变换单元具有两组由所述存储器和所述2M个寄存器组成的组， 所述切换控制单元以按快速傅里叶变换/快速傅里叶逆变换的每个阶段，使所述存储器的任务在输出用存储器和输入用存储器之间切换的方式，对一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态、和另一个组的所述2M个寄存器和所述M个蝶形运算单元之间的连接状态进行切换。
3.如权利要求2所述的自适应均衡器， 具有:作为进行快速傅里叶变换的所述信号变换单元的第一信号变换单元；以及作为对由所述第一信号变换单元进行了快速傅里叶变换后的信号进行快速傅里叶逆变换的所述信号变换单元的第二信号变换单元， 所述第一信号变换单元不实施快速傅里叶变换中的位反转的重排， 所述第二信号变换单元不实施快速傅里叶逆变换中的位反转的重排。
4.如权利要求1所述的自适应均衡器， 所述信号变换单元还具有: 旋转因子用存储器，其存储快速傅里叶变换/快速傅里叶逆变换的各阶段中的旋转因子，并能够对M样本量的信号进行读写；以及 M个旋转因子用寄存器，其能够访问所述旋转因子用存储器，获得所述旋转因子并交给所述M个蝶形运算单元。
5.如权利要求1所述的自适应均衡器，具有: 输入所述时域信号，并依次存储规定的块大小的量的存储单元； 将上次存储的块和最新的块连结的块间连结单元； 作为对所述块间连结单元的输出进行快速傅里叶变换的所述信号变换单元的第一快速傅里叶变换单元； 将所述第一快速傅里叶变换单元的输出与变换为频域的自适应均衡器系数相乘的第一乘法器； 作为对所述第一乘法器的输出进行快速傅里叶逆变换的所述信号变换单元的第一快速傅里叶逆变换单元； 从所述第一快速傅里叶逆变换单元的输出提取最新的信号序列块的块提取单元；从所述第一快速傅里叶逆变换单元的输出提取与理想信号点之间的误差的误差提取单元；使提取出的所述误差的序列中的、所希望的抽头系数以外的部分为零的第一零插入单元; 作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号变换单元的第二快速傅里叶变换单元； 将所述第一快速傅里叶变换单元的输出的复共轭与所述第二快速傅里叶变换单元的输出相乘的第二乘法器； 作为对所述第二乘法器的乘法计算结果进行快速傅里叶逆变换的所述信号处理单元的第二快速傅里叶逆变换单元； 使所述第二快速傅里叶逆变换单元的输出中的、所希望的抽头系数以外的部分为零的零插入单元； 作为对所述第二零插入单元的输出进行快速傅里叶变换的所述信号处理单元的第三快速傅里叶变换单元； 将所述第三快速傅里叶变换单元的输出与规定的系数相乘的第三乘法器:以及 对所述第三乘法器的输出进行累积的累积单元。
6.如权利要求5所述的自适应均衡器， 还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元， 所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一 快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述时域滤波单元的卷积运算用乘法器共用。
7.如权利要求5所述的自适应均衡器， 所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述蝶形运算器中使用的乘法器的至少一个与所述第一乘法器、所述第二乘法器、所述第三乘法器的至少一个共用。
8.如权利要求5所述的自适应均衡器， 还具有对所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理的时域滤波单元， 所述第一快速傅里叶变换单元、所述第二快速傅里叶变换单元、所述第三快速傅里叶变换单元、所述第一快速傅里叶逆变换单元及所述第二快速傅里叶逆变换单元的所述寄存器的至少一个与所述时域滤波单元的寄存器共用。
9.如权利要求5所述的自适应均衡器， 还具有时域滤波单元，该时域滤波单元使用以比所述块大小短的频度更新后的滤波器系数，至少对基波的所述第一快速傅里叶逆变换单元的输出进行决策反馈型均衡处理。
10.如权利要求1所述的自适应均衡器， 该自适应均衡器设置于具备多载波方式解调单元的接收装置中， 所述存储器与所述多载波方式解调单元的存储器共用。
11.如权利要求10所述的自适应均衡器，还具有: 输入输出单元，其包括地址变换单元、串行/并行变换单元以及并行/串行变换单元，并对所述存储器的信号的输入输出进行控制；以及 控制单元，其根据针对所述存储器的访问方法是随机的还是连续的，对所述输入输出单元的结构进行切换。
12.如权利要求10所述的自适应均衡器，
在针对所述存储器的访问方法是随机的情况下的写入模式中，所述输入输出单元在进行写入之前从所述存储器读出2M样本量的数据，只对所述存储器的规定的位置进行数据的重写。
【文档编号】H04B7/005GK103748576SQ201280040379
【公开日】2014年4月23日 申请日期:2012年6月29日 优先权日:2011年10月17日
【发明者】四方英邦, 松冈昭彦, 丸山贵司 申请人:松下电器产业株式会社