一种e1误码仪系统的制作方法
【专利摘要】本发明介绍了一种E1误码仪系统。将实现E1误码仪功能的模块和方法集成到E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。其中，上行链路上，E1信号生成模块主要是完成E1信号生成发送到E1信号接口。下行链路上，本地序列同步模块接收E1信号后根据帧头进行E1信号的同步检测；序列比较及误码统计模块将同步的E1信号与原来的E1信号进行误码和告警检测，将检测的误码和告警等信号通过CPU与web的处理显示到网页上。通过此方法实现的误码仪装置，不需要使用外围硬件电路，减少了设计的复杂度，同时可以使工程和批量生产提高工作效率，降低成本。
【专利说明】[0001] -种E1误码仪系统
【技术领域】
[0002] 本发明涉及一种E1误码仪系统，将实现E1误码仪功能的模块和方法集成到E1设 备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。主要应用于通信领域。
【背景技术】
[0003] 伴随着Internet的迅速发展，在下一代网络中，以数据包为基本单元进行网络 数据传输和交换的方式将占据统治地位。但是现存的服务于PSTN公共语音通信业务的TOH 网络提供的El电路还将会长期存在。
[0004] 在数字通信系统的性能测试中，通常使用E1误码分析仪对E1的误码性能进行测 量。它虽然具有简单易用、测试内容丰富、误码测试结果直观、准确等优点，但是，E1误码分 析仪价格昂贵，不易与某些系统接口适配，通常需要另加外部辅助长线驱动电路。在进行含 E1业务的设备大批量生产时，如果直接使用误码仪则需要消耗大量成本、浪费资源，而且在 工程使用时，长期携带误码仪也会十分不方便。目前通信系统中大量采用FPGA/ASIC作为 系统的核心控制器件，将物理层上的各种协议层的功能集中在FPGA/ASIC内部实现，不仅 提高了通信系统的集成度，同时也减少了硬件和软件的设计复杂度。
【发明内容】
[0005] 为了解决上述问题，本发明将E1误码测试功能集成在E1设备中，通过web界面显 示测试结果，以及设置误码仪的工作参数等，无需安装软件，方便查看测试结果，减少设备 投资成本，提高工作效率。
[0006] 本发明提出了一种E1误码仪系统。充分使用现有的E1设备硬件资源，实现E1的 告警类型(主要的告警类型有帧丢失，AIS，图案失步，帧失步，误码及帧计数）及误码检测， 提高批量生产和工程的工作效率，使工程开通和排查问题时更加方便。
[0007] 实现本发明的技术方案如下： 一种E1误码仪系统，包括FPGA、CPU、web及显示模块；web及显示模块包括连接在一起 的web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号 生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同 步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连 接；web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中 的各模块根据接收到的控制命令执行相应的动作； E1信号生成模块：生成256bitEl信号，前8bit作为E1帧头，后面248bit由m序列产 生； 本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧 总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码 统计模块进行检测； 序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进 行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输 出至CPU ;CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过 共享存储将数据更新，供web及显示模块进行实时查询； 显示模块：将查询到的值显示到网页上，实现web显示功能。
[0008] 所述E1信号生成模块通过15级扰码器随机产生E1信号。
[0009] 所述的本地序列同步模块，由于E1帧是奇偶帧交替传输的，所以在进行帧头检测 时，要连续进行6帧检测一6种同步状态监测，直到6次都检测到同步则认为接收到的E1帧 是帧同步的，否则为失步，对每帧进行帧头同步检测的具体过程为： 帧头同步检测分为6种状态进行检测；在进行检测有无误码时都是对E1的帧头进行检 测，从而判断是为失步还是同步； 在A同步状态，检测是否同步，如果检测有误码则认为不同步，则进入到B同步保护状 态，如果检测无误码继续在A同步状态进行检测； 在B同步保护状态，如果检测无误码则认为同步，则进入A同步状态，继续进行A同步 状态检测；在检测到有误码则进入C同步保护状态； 在C同步保护状态，如果检测无误码则认为同步，继续进行A同步状态检测；如果检测 到有误码则跳转到D失步状态； 在D失步状态，进行检测以及校验，如有误码则认为是失步，此时判断为帧失步；如果 在帧失步状态检测到帧无误码则跳到E搜索检验状态； 在E搜索检验状态，如果有误码则发送到D失步状态，判定为帧失步； 如果检测无误码则进入F搜索检验状态； 在F搜索检验状态，如果检验有误码则发送到D失步状态，判定为帧失步； 如果检验无误码则为帧同步，则进入A同步状态，判定为帧同步。
[0010] 所述E1信号生成模块生成E1信号的具体过程为： 根据标准E1信号的要求，在复巾贞结构中有奇偶之分，偶巾贞第一个时隙传输巾贞同步码， 为" 10011011" ；奇巾贞第一个时隙传输对告码，为" 11111111"，本模块按照E1标准信号产生 奇偶帧的第一个时隙作为帧头，之后的248bit数据部分由m序列产生； 利用m序列产生数据，取出奇偶部分的数据；使用的时钟为锁相环生成的2. 048M的时 钟，在检测到系统复位信号拉高时开始进行计数，在计数开始的时候产生偶帧的帧头，之后 为生成E1信号的偶巾贞部分，同时产生偶巾贞的标志；发送完成偶巾贞之后产生奇巾贞的巾贞头，接 着是利用m序列生成的数据作为E1信号的奇帧发送，同时产生奇帧的标志；然后通过奇偶 标志信号将数据以奇偶帧的形式交替发送到E1信号接口。
[0011] 所述本地序列同步模块的具体工作过程包括： 接收E1信号接口发送的E1信号和时钟，采用高倍时钟对接口信号的时钟进行采样， 将E1信号写入FIFO,在E1接口时钟上升沿的时候产生FIFO的写使能；FIFO的读使能通过 FIFO中存储的E1信号个数和读空标志产生，将数据输出之后进行串并转换；将串并转换之 后的数据通过状态机对帧头进行奇偶帧校验同时产生奇偶标志，将检测到的奇偶标志发送 到序列比较及误码统计模块；同时对接收到的E1数据进行帧同步和失步校验；对检测到的 同步帧数进行统计将统计到的帧数发送到总线至CPU ;并记录当前和历史帧失步的标志发 送到总线至CPU ;将同步的E1信号发送至序列比较及误码统计模块。
[0012] 所述序列比较及误码统计模块的具体工作过程包括： 接收本地序列同步模块已经同步上的E1信号，根据奇偶标志将rom表中的地址分类然 后读出数据；将rom表中读出的数据与同步上的E1信号进行比较，通过比较判断是否有误 码、AIS、信号丢失、图案失步的告警，将当前的告警信号保存到历史告警中，统计到历史的 告警；然后将各种告警通过总线接口模块输出到CPU，CPU通过共享存储与web及显示模块 通信，web及显示模块将告警以网页的形式显示出来，通过网页查看告警和误码是历史的还 是当前的。
[0013] 与现有技术相比，本发明具有以下优点和有益效： 1、 测试方面，不需要搭建复杂的测试平台，只需要在开始测试时，从web界面上点击误 码仪开关即可进行测试； 2、 生产成本方面，在进行批量生产时，不需要大量的传统误码仪，在每台设备上本身就 携带误码仪，从而可以节约成本，在进行误码测试时可以节约生产时间； 3、 工程方面，不需要携带笨重的误码仪，只需要在工程开通时从web界面上点击误码 仪开关即可验证工程是否开通成功；对于工程查找问题时，也不需要重新搭建平台； 4、 价格方面，不需要重新开发硬件，只需要在原来的硬件平台上面将软件更新，而且软 件逻辑代码所占资源少，从开发成本上而大大节约了成本； 5、 开发技术方面，通过web进行结果的显示以及命令下发，不需要复杂的操作，直接点 击即可查看。
【专利附图】
【附图说明】
[0014] 图1 (a)为使用常规E1误码测试仪的系统架构图；图1 (b)为本发明的系统架构 图。
[0015] 图2为本发明的系统架构框图。
[0016] 图3为本发明功能实现的架构。
[0017] 图4为15级扰码器原理图。
[0018] 图5为同步状态帧头检测流程图。
[0019] 图6为E1信号生成模块流程图。
[0020] 图7为本地序列同步模块流程图。
[0021] 图8为序列比较及误码统计模块流程图。
【具体实施方式】
[0022] 下面结合附图对本发明作进一步说明。
[0023] 附图1是使用常规E1误码测试仪和本方案的系统连接框图。以PTN微波(带E1 盘）设备来进行举例说明本方案对整个系统带来的简便性。
[0024] PTN微波的系统架构主要是由IDU和0DU构成，在IDU中调制解调盘通过中频电缆 线与0DU进行相连；0DU和0DU是通过天线发射信号通信；然后另外一端0DU与IDU中调制 解调盘相连。
[0025] 在使用常规El误码测试仪进行测试中，除了需要基本的IDU和0DU设备之外，还 需要使用E1误码测试仪和E1转接板。首先，需要将E1盘用E1转接线连接到E1转接板上， 然后将E1转接板上的输入和输出用BNC连接线连接到E1误码测试仪上，在对端的IDU - 侧的E1转接板上进行环回，这样才完成E1误码测试系统的搭建。
[0026] 而使用本方案进行测试时，只需要基本的IDU和0DU就可以完成整个测试了，在E1 盘上将E1误码装置的开关打开即可进行E1误码测试。而在工程开通中如果出现问题需要 进行排查，不需要另外携带E1误码测试仪和BNC连接线，只需要将E1盘中自带的E1误码 调测开关打开即可方便的进行测试和排查问题。从测试和工程使用中都可以发现本方案的 优点。
[0027] 附图2是本方案的系统架构，主要是由FPGA/ASIC，CPU和web (网页)组成。FPGA/ ASIC主要实现E1误码装置的功能，将检测到的误码和告警信号通过总线发送给CPU。CPU 在接收到误码和告警信号之后，通过共享存储将误码和告警信号发送到web模块的进程， 然后实时显示到web页面上。在web页面上设置误码仪的参数时，web模块通过web表单 获取web界面信息，然后通过消息队列下发命令到CPU，CPU通过消息队列的标识将命令信 息通过总线发送到FPGA/ASIC。从而形成一个完整的误码仪装置。
[0028] 附图3说明了 E1误码仪功能实现的架构。在上行链路上，E1信号生成模块主要 是生成E1信号发送到E1信号接口，在此可以是通过E1芯片到E1接口然后到外部，也可以 是在E1单盘本身的FPGA/ASIC里面，不经过E1芯片直接在FPGA/ASIC内部发送到E1接口 模块使用。在下行链路上，本地序列同步模块，接收E1接口发送的E1信号，并进行帧同步 检测，将检测到的同步帧数和失步帧数统计通过SPI接口发送到CPU ;序列比较及误码统计 模块，完成误码统计和告警检测，同时将生成的误码和告警信息通过SPI接口由总线发送 到 CPU。
[0029] 附图4为15级扰码器原理图，所谓扰码，其实质是在数字信号传送到信道之前，对 数字信号在比特级上进行随机化处理，从而可以减少抖动和码间干扰，方便接收端的时钟 提取。最常用的方法是在带传输信号上叠加一个最长线性移位寄存器序列，使得信号的统 计特性适合于在相应的信道中传输。而m序列可以由几级线性反馈移位寄存器来简单地 得到。15级扰码器的本原多项式为X 15+X+l，状态周期为215_1，由图可见，寄存器的输出为 bk=ak ? bn ? bk_15，其中，K代表兀数；bk代表输出结果；ak代表输入信号；? :代表异或。 由此来随机产生E1信号。
[0030] 附图5为接收E1信号的同步状态帧头检测。在同步状态帧头检测时分为6种状 态进行检测，在进行检测有无误码的时候都是对E1的帧头进行检测，从而判断是为失步还 是同步。在状态A为同步状态，检测是否同步，如果检测有误码则认为不同步到B同步保护 状态，如果无误码则认为同步继续进行A同步检测，直到6次都检测到同步则认为接收到的 E1帧是帧同步的；状态B和C为同步保护状态，在检测到有误码则到同步保护状态，如果经 过两次同步保护状态检测还是检测到有误码跳转到D失步状态在失步状态下检测以及校 验如有误码则认为是失步，此时判断为帧失步，如果在帧失步状态检测到帧无误码则跳到 E搜索检验状态，进行两次搜索检验E，F状态，如果两次搜索检验都无误码则还是认为为帧 同步，如果有误码则发送到失步状态，判定为帧失步。
[0031] 附图6为E1信号生成模块的流程。利用15级扰码器产生的m序列数据，取出奇偶 部分的数据。在此使用的时钟为锁相环生成的2. 048M的时钟。在检测到系统复位信号拉 高时开始进行计数，在计数开始的时候产生偶帧的帧头，之后为生成E1信号的偶帧部分， 同时产生偶帧的标志；发送完成偶帧之后产生奇帧的帧头，接着是利用m序列生成的数据 作为E1信号的奇巾贞发送，同时产生奇巾贞的标志。然后通过奇偶标志信号将数据以奇偶巾贞的 形式交替发送到E1信号的接口模块。
[0032] 附图7为本地序列同步模块流程图，接收E1接口模块发送的E1信号和时钟，采用 高倍时钟对E1接口信号的时钟进行采样，将E1信号写入FIFO。在E1接口时钟上升沿的时 候产生FIFO的写使能；FIFO的读使能通过FIFO中存储的E1信号个数和读空标志来产生， 将数据输出之后进行串并转换。将串并转换之后的数据通过状态机对帧头进行奇偶帧校验 同时产生奇偶标志，将检测到的奇偶标志发送到序列比较及误码统计模块；同时要对接收 到的E1数据进行帧同步和失步校验。对检测到的同步帧数进行统计将统计到的帧数发送 至IJ总线至CPU;并记录当前和历史帧失步的标志发送到总线至CPU。此时还需要将同步的E1 信号发送至序列比较及误码统计模块。
[0033] 附图8为序列比较及误码统计模块流程图，接收本地序列同步模块已经同步上的 E1信号，根据奇偶标志将rom表中的地址分类然后读出数据。将rom表中读出的数据与同 步上的E1信号进行比较，通过比较判断是否有误码，AIS，信号丢失，图案失步等告警，将当 前的告警信号保存到历史告警中，则可以统计到历史的告警。然后将各种告警通过总线接 口模块输出到CPU，CPU通过共享存储与web模块通信，web模块将告警等显示到网页上面， 通过网页即可查看告警和误码是历史的还是当前的。
[〇〇34] 上述实例为本发明较佳的实施方式，但本发明的实施方式并不受上述实例的限 制，其它任何未违背本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化均应为 等效的置换方式，都包含在本发明的保护范围之内。
【权利要求】
1. 一种El误码仪系统，其特征在于：包括FPGA、CPU、web及显示模块；web及显示模块 包括web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信 号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列 同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU 连接； web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中 的各模块根据接收到的控制命令执行相应的动作； E1信号生成模块：生成256bitEl信号，前8bit作为E1帧头，后面248bit由m序列产 生； 本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧 总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码 统计模块进行检测； 序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进 行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输 出至CPU ;CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过 共享存储将数据更新，供web及显示模块进行实时查询； 显示模块：将查询到的值显示到网页上，实现web显示功能。
2. 根据权利要求1所述的一种E1误码仪系统，其特征在于：所述E1信号生成模块通 过15级扰码器随机产生E1信号。
3. 根据权利要求1所述的一种E1误码仪系统，其特征在于：所述的本地序列同步模 块，由于E1帧是奇偶帧交替传输的，所以在进行帧头检测时，要连续进行6帧检测一6种同 步状态检测，直到6次都检测到同步则认为接收到的E1帧是帧同步的，否则为失步，对每帧 进行帧头同步检测的具体过程为： 帧头同步检测分为6种状态进行检测；在进行检测有无误码时都是对E1的帧头进行检 测，从而判断是为失步还是同步； 在A同步状态，检测是否同步，如果检测有误码则认为不同步，则进入到B同步保护状 态，如果检测无误码继续在A同步状态进行检测； 在B同步保护状态，如果检测无误码则认为同步，则进入A同步状态，继续进行A同步 状态检测；在检测到有误码则进入C同步保护状态； 在C同步保护状态，如果检测无误码则认为同步，继续进行A同步状态检测；如果检测 到有误码则跳转到D失步状态； 在D失步状态，进行检测以及校验，如有误码则认为是失步，此时判断为帧失步；如果 在帧失步状态检测到帧无误码则跳到E搜索检验状态； 在E搜索检验状态，如果有误码则发送到D失步状态，判定为帧失步； 如果检测无误码则进入F搜索检验状态； 在F搜索检验状态，如果检验有误码则发送到D失步状态，判定为帧失步； 如果检验无误码则为帧同步，则进入A同步状态，判定为帧同步。
4. 根据权利要求1所述的一种E1误码仪系统，其特征在于：所述E1信号生成模块生 成E1信号的具体过程为： 根据标准El信号的要求，在复巾贞结构中有奇偶之分，偶巾贞第一个时隙传输巾贞同步码， 为"10011011" ;奇巾贞第一个时隙传输对告码，为"11111111"，本模块按照E1标准信号产生 奇偶帧的第一个时隙作为帧头，之后的248bit数据部分由m序列产生； 利用m序列产生数据，取出奇偶部分的数据；使用的时钟为锁相环生成的2. 048M的时 钟，在检测到系统复位信号拉高时开始进行计数，在计数开始的时候产生偶帧的帧头，之后 为生成E1信号的偶巾贞部分，同时产生偶巾贞的标志；发送完成偶巾贞之后产生奇巾贞的巾贞头，接 着是利用m序列生成的数据作为E1信号的奇帧发送，同时产生奇帧的标志；然后通过奇偶 标志信号将数据以奇偶帧的形式交替发送到E1信号接口。
5. 根据权利要求1所述的一种E1误码仪系统，其特征在于：所述本地序列同步模块的 具体工作过程包括： 接收E1信号接口发送的E1信号和时钟，采用高倍时钟对接口信号的时钟进行采样， 将E1信号写入FIFO,在E1接口时钟上升沿的时候产生FIFO的写使能；FIFO的读使能通过 FIFO中存储的E1信号个数和读空标志产生，将数据输出之后进行串并转换；将串并转换之 后的数据通过状态机对帧头进行奇偶帧校验同时产生奇偶标志，将检测到的奇偶标志发送 到序列比较及误码统计模块；同时对接收到的E1数据进行帧同步和失步校验；对检测到的 同步帧数进行统计将统计到的帧数发送到总线至CPU ;并记录当前和历史帧失步的标志发 送到总线至CPU ;将同步的E1信号发送至序列比较及误码统计模块。
6. 根据权利要求1所述的一种E1误码仪系统，其特征在于：所述序列比较及误码统计 模块的具体工作过程包括： 接收本地序列同步模块已经同步上的E1信号，根据奇偶标志将rom表中的地址分类然 后读出数据；将rom表中读出的数据与同步上的E1信号进行比较，通过比较判断是否有误 码、AIS、信号丢失、图案失步的告警，将当前的告警信号保存到历史告警中，统计到历史的 告警；然后将各种告警通过总线接口模块输出到CPU，CPU通过共享存储与web及显示模块 通信，web及显示模块将告警以网页的形式显示出来，通过网页查看告警和误码是历史的还 是当前的。
【文档编号】H04L12/26GK104104559SQ201410372920
【公开日】2014年10月15日 申请日期:2014年7月31日 优先权日:2014年7月31日
【发明者】冯薇, 陈俊林, 艾锋 申请人:武汉虹信通信技术有限责任公司