一种基于brickland平台的pcie设备冗余实现方法
【专利摘要】本发明公开了一种基于BRICKLAND平台的PCIE设备冗余实现方法，属于计算机【技术领域】，该方法步骤如下：将两个相邻的CPU分别设置为CPU0和CPU1，将系统中PCIEDEVICE通过PCIESwitch分别连接到CPU0和CPU1，系统通过FPGA/CPLD来监控CPU0和CPU1的状态，通过监控到CPU0和CPU1的状态结果来控制PCIESwitchPort连接状态，从而确定PCIEDEVICE连接CPU0还是CPU1。本发明可以实现服务器系统在某个CPU出现故障时，将PCIE设备切换到其他CPU上，可以在不用关闭系统的情况下，保证故障CPU下的PCIE设备正常工作，以提高整个系统稳定性。
【专利说明】[0001] -种基于BRICKLAND平台的PCIE设备冗余实现方法
【技术领域】
[0002] 本发明涉及计算机【技术领域】，具体地说是一种基于BRICKLAND平台的PCIE设备冗 余实现方法。
【背景技术】
[0003] 现今服务器技术的发展对服务器的可维护性及服务器维护的简便性要求越来越 高，目前的Brickland平台服务器，PCIE控制器集成在CPU内部，部分服务器并未使用对应 CPU的所有PCIE资源，且系统已经可以支持CPU的online和offline功能，但当出现CPU offline状况时，off line CPU下的PCIE设备是不可用的，导致PCIE设备工作的不延续性。
[0004] 当前Brickland平台服务器多为多处理器平台，在一颗CPU出现offline或者其 他错误时，对应CPU下的PCIE槽位即刻失效，导致PCIE设备无法正常工作，大大降低了整 个系统的稳定性。
[0005] 文中英文解释如下： PCIE Slot:即PCI Express插槽，该插槽是PCE总线在服务器主板上的实际体现；PCI Express，简称PCI-E，是电脑总线PCI的一种，它沿用了现有的PCI编程概念及通信标准， 但建基于更快的串行通信系统。英特尔是该接口的主要支持者。PCIe仅应用于内部互连。 由于PCIe是基于现有的PCI系统，只需修改物理层而无须修改软件就可将现有PCI系统转 换为PCIe。PCIe拥有更快的速率，以取代几乎全部现有的内部总线(包括AGP和PCI)。
[0006] PCIE Passive Switch :PCIE 被动 switch，需要事件触发； CPU Online/Offline:系统体系结构上的现代高级特性使处理器具备了错误报告与 错误更正的能力。CPU体系结构支持分区，这使得单个CPU的计算资源也能够满足虚拟机 的需要。一些OEM已经支持了 NUMA硬件的热插拔，物理节点的插入与移除需要处理器热插 拔技术的支持。这种高级特性需要内核在必要时能移除正在使用的CPU.比如，为了 RAS的 需要，必须将一个执行恶意代码的CPUoffline将该CPU保持在系统执行路径之外，更换该 (PU后需要做online操作，将其重新导入系统执行路径之内继续使用。
[0007] Brickland平台：即'Brickland'的服务器平台，是由Intel Xeon系列的Ivy Bridge制品处理器与C602J服务器芯片组组成平台代号'Brickland'的服务器平台。
【发明内容】
[0008] 本发明的技术任务是提供一种基于BRICKLAND平台的PCIE设备冗余实现方法。
[0009] 本发明的技术任务是按以下方式实现的，该方法步骤如下： 将两个相邻的CPU分别设置为CPU0和CPU1，将系统中PCIE DEVICE通过PCIE Switch 分别连接到CPU0和CPU1，系统通过FPGA/CPLD来监控CPU0和CPU1的状态，通过监控到 CPU0和CPU1的状态结果来控制PCIE Switch Port连接状态，从而确定PCIE DEVICE连接 CPUO 还是 CPU1。
[0010] 当所述的CPUO工作正常时，FPGA/CPLD将PCIE Switch连接设置在PortO, PCIE DEVICE 通过 PCIE Switch 的 PortO 连接到 CPU0,此时，PCIE Switch Portl 为关闭状态。
[0011] 当所述的CPUO出现offline或出现其他错误时，FPGA/CPLD监控CPUO出现故障， 自动将PCIE Switch切换到Portl，PCIE DEVICE通过Portl 连接到 CPU1，保证PCIE DEVICE 正常工作。
[0012] 本发明的一种基于BRICKLAND平台的PCIE设备冗余实现方法和现有技术相比，可 以实现服务器系统在某个CPU出现故障时，将PCIE设备切换到其他CPU上，可以在不用关 闭系统的情况下，保证故障CPU下的PCIE设备正常工作，以提高整个系统稳定性。
【专利附图】
【附图说明】
[0013] 附图1为一种基于BRICKLAND平台的PCIE设备冗余实现方法的PCIE冗余设计示 意图。
[0014] 附图2为一种基于BRICKLAND平台的PCIE设备冗余实现方法的CPU0正常工作时 连接示意图。
[0015] 附图3为一种基于BRICKLAND平台的PCIE设备冗余实现方法的CPUO offline时 连接示意图。
[0016] 图中英文解释如下： PCIE DEVICE: PCIe设备包括EP(如网卡、显卡等设备）、Switch和PCIe桥。PCIe总 线采用端到端的连接方式，每一个PCIe端口只能连接一个EP，当然PCIe端口也可以连接 Switch进行链路扩展。通过Switch扩展出的PCIe链路可以继续挂接EP或者其他Switch PCIE Switch :在PCIe体系结构中，Switch处于核心地位。PCIe总线使用Switch进行 链路扩展，在Switch中，每一个端口对应一个虚拟PCI桥。
[0017]
【具体实施方式】 实施例1 : 将两个相邻的CPU分别设置为CPU0和CPU1，将系统中PCIE设备通过PCIE Switch分 别连接到CPUO和CPU1，系统通过FPGA/CPLD来监控CPUO和CPU1的状态，通过监控到CPUO 和CPU1的状态结果来控制PCIE Switch Port连接状态；当所述的CPUO工作正常时，FPGA/ CPLD 将 PCIE Switch 连接设置在 PortO, PCIE DEVICE 通过 PCIE Switch 的 PortO 连接到 CPU0,此时，PCIE Switch Portl 为关闭状态。
[0018] 实施例2: 将两个相邻的CPU分别设置为CPUO和CPU1，将系统中PCIE设备通过PCIE Switch分 别连接到CPUO和CPU1，系统通过FPGA/CPLD来监控CPUO和CPU1的状态，通过监控到CPUO 和CPU1的状态结果来控制PCIE Switch Port连接状态；当所述的CPUO出现offline或 出现其他错误时，FPGA/CPLD监控CPU0出现故障，自动将PCIE Switch切换到Portl，PCIE DEVICE通过Portl连接到CPU1，保证PCIE DEVICE正常工作。
[0019] 实施例3: 将两个相邻的CPU分别设置为CPUO和CPU1，将系统中PCIE Slot通过PCIE Switch分 别连接到CPUO和CPU1，系统通过FPGA/CPLD来监控CPUO和CPU1的状态，通过监控到CPUO 和CPU1的状态结果来控制PCIE Switch Port连接状态；当所述的CPUO工作正常时，FPGA/ CPLD 将 PCIE Switch 连接设置在 PortO, PCIE DEVICE 通过 PCIE Switch 的 PortO 连接到 CPU0,此时，PCIE Switch Portl为关闭状态；当所述的CPU0出现offline或出现其他错误 时，FPGA/CPLD监控CPU0出现故障，自动将PCIE Switch切换到Portl，PCIE DEVICE通过 Portl连接到CPU1，保证PCIE DEVICE正常工作。
[0020] 通过上面【具体实施方式】，所述【技术领域】的技术人员可容易的实现本发明。但是应 当理解，本发明并不限于上述的几种【具体实施方式】。在公开的实施方式的基础上，所述技术 领域的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。
【权利要求】
1. 一种基于BRICKLAND平台的PCIE设备冗余实现方法，其特征在于，该方法步骤如 下： 将两个相邻的CPU分别设置为CPUO和CPU1，将系统中PCIE DEVICE通过PCIE Switch 分别连接到CPUO和CPU1，系统通过FPGA/CPLD来监控CPUO和CPU1的状态，通过监控到 CPUO和CPU1的状态结果来控制PCIE Switch Port连接状态，从而确定PCIE DEVICE连接 CPUO 还是 CPU 1。
2. 根据权利要求1所述的一种基于BRICKLAND平台的PCIE设备冗余实现方法，其特 征在于，当所述的CPUO工作正常时，FPGA/CPLD将PCIE Switch连接设置在PortO, PCIE DEVICE 通过 PCIE Switch 的 PortO 连接到 CPU0,此时，PCIE Switch Portl 为关闭状态。
3. 根据权利要求1所述的一种基于BRICKLAND平台的PCIE设备冗余实现方法，其特征 在于，当所述的CPUO出现offline或出现其他错误时，FPGA/CPLD监控CPUO出现故障，自 动将 PCIE Switch 切换到 Portl，PCIE DEVICE 通过 Portl 连接到 CPU1，保证 PCIE DEVICE 正常工作。
【文档编号】H04L1/22GK104125049SQ201410387756
【公开日】2014年10月29日 申请日期:2014年8月8日 优先权日:2014年8月8日
【发明者】牟茜, 刘振东, 李萌 申请人:浪潮电子信息产业股份有限公司