Cmos图像传感器数据读写控制方法
【专利摘要】一种CMOS图像传感器数据读写控制方法，该方法中，由缓存装置来完成对数据的奇偶分选处理，只对有用的数据进行缓存，不必将全部数据都缓存出来；本发明的有益技术效果是：采用双SRAM结构实现逐行数据与奇偶隔行数据的转换，大大减少了硬件需求，使缓存装置可以在CMOS图像传感器上片上集成。
【专利说明】CMOS图像传感器数据读写控制方法
【技术领域】
[0001]本发明涉及一种CMOS图像传感器数据处理技术，尤其涉及一种CMOS图像传感器数据读写控制方法。
【背景技术】
[0002]随着安防与IT技术融合步伐的加快，目前安防行业正处于从模拟向数字、从孤立系统向网络化集成方向转变的过程中，高清摄像机等设备成为了安防行业发展的风向标。图像传感器作为高清摄像机最为核心的部件，主要有CXD (Charge Couple Device，电荷耦合器件)和 CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)两种类型。
[0003]随着CMOS图像传感器技术的飞速发展和相关技术难题的攻克，与传统CCD图像传感器相比，CMOS图像传感器凭借其低成本、低功耗、高集成度以及响应快的优势，在更高分辨率下将更有优势，更适合高清监控的大数据量特点。因此，CMOS图像传感器将具有十分广阔的市场前景。
[0004]目前，国际流行的电视制式标准主要有NTSC、PAL及SECAM三种制式标准。NTSC制式是1952年由美国国家电视标准委员会制定的彩色电视广播标准，美国、加拿大等西半球国家以及中国台湾、日本、韩国、菲律宾等国家采用这种制式；PAL制式是1962年由西德制定的彩色电视标准，德国、英国等一些西欧国家，新加坡、中国大陆及香港、澳大利亚、新西兰等国家采用这种制式；SECAM制式是1966年由法国制定的彩色电视标准，法国，东欧和中东等一些国家采用该制式。三种主流电视制式标准均采用了隔行扫描的方式，隔行扫描采用的是场格式数据，先扫描奇数场，然后扫描偶数场，再将奇偶两场数据合并为一帧，使得隔行数据帧频变为了逐行数据帧频的一半，隔行数据行周期变为了逐行数据行周期的两倍，奇偶隔行扫描已经成为了电视制式显示的基础。
[0005]通常情况下，为了实现与电视制式标准的兼容，外部视频处理芯片被用于将感光器件的帧格式逐行数据转换为奇偶隔行数据，以适应PAL、NTSC和SECAM电视制式输出，存在的问题是:现有的逐行转隔行技术，多采用的是芯片外部基于对完整的两帧以上数据进行缓存的方法，不仅占用了大量的芯片面积，难以进行片上集成，而且大量SRAM单元的频繁数据读写操作使得芯片功耗也随之增加，随着系统集成化的进一步发展，实现逐行转隔行功能的微型化和片上集成化将具有重要意义，不仅能够提高CMOS图像传感器系统功能的集成化，而且与传统解决方案相比，将具有更小的面积，更低的功耗以及更低的成本。
【发明内容】
[0006]针对【背景技术】中的问题，本发明提出了一种CMOS图像传感器数据读写控制方法，包括CMOS图像传感器输出的多帧数据，其中，单帧数据由多个连续的数据行组成，其创新在于:所涉及的硬件包括两个SRAM存储器，单个SRAM存储器的存储容量为单个数据行的数据量，两个SRAM存储器分别记为存储器一和存储器二 ；所述读写控制方法包括: 按输出顺序将CMOS图像传感器输出的多帧数据顺次编号，编号为奇数的帧数据记为奇帧数据，编号为偶数的帧数据记为偶帧数据；单帧数据中，按排列顺序将多个连续的数据行顺次编号，奇帧数据中编号为奇数的数据行记为奇场数据，偶帧数据中编号为偶数的数据行记为偶场数据；CM0S图像传感器输出奇帧数据时所对应的时域记为奇数场，CMOS图像传感器输出偶帧数据时所对应的时域记为偶数场；
当CMOS图像传感器输出数据时，在奇数场条件下，存储器一对奇帧数据中编号为2n+l的奇场数据进行读写操作，存储器二对奇帧数据中编号为2n-l的奇场数据进行读写操作，其中，η为从I开始的奇数；
当CMOS图像传感器输出数据时，在偶数场条件下，存储器一对偶帧数据中编号为2m的偶场数据进行读写操作，存储器二对偶帧数据中编号为2m-2的偶场数据进行读写操作，其中，m为从2开始的偶数；
第I帧数据中的第I个数据行为第I个奇场数据，第2帧数据中的第2个数据行为第I个偶场数据；奇帧数据中编号为偶数的数据行和偶帧数据中编号为奇数的数据行，不作处理。
[0007]本发明的原理是:从传感原理和成像原理来说，本发明与现有技术并无差异，本发明的创新在于改变了 CMOS图像传感器输出数据的缓存手段；本领域技术人员应该清楚，现有技术中，在对CMOS图像传感器输出数据进行缓存时，通常都是先将CMOS图像传感器输出的所有数据都缓存出来，然后再由后级电路来将缓存后的数据转换为奇偶隔行数据，由于需要对所有数据都进行缓存处理，为了保证处理的效率和实现数据的奇偶特征，需要的缓存器数量较多，硬件体积较大，如果将缓存器在CMOS图像传感器上进行片上集成，不仅工艺难度较大，而且将导致CMOS图像传感器尺寸增大，因此现有技术中普遍将缓存装置和CMOS图像传感器分别独立设置；本发明方案的核心思路是:现有技术中，后级电路将逐行数据转换为奇偶隔行数据的过程，实质上也是一个数据分选的过程，以连续的两帧数据为例，在进行逐行数据转奇偶隔行数据的处理时，将前一帧中编号为偶数的数据行去除，同时，将后一帧中编号为奇数的数据行去除，然后将前一帧中编号为奇数的数据行和后一帧中编号为偶数的数据行重新合成为一个完成的帧数据，被去除的数据行完全没有用处，有鉴于此，发明人考虑，既然这些数据行完全没有用处，完全可以不对其进行缓存，而仅对后续形成奇偶隔行数据所需的那部分数据进行缓存处理，这样就可以减少所需的缓存器数量，使缓存装置的物理尺寸得到缩减，十分利于缓存装置在CMOS图像传感器上的片上集成。对于如何将不需要的数据去除的问题，在本发明的方案思路下，本领域技术人员可以采用多种实现方式，其中一种较为优选的控制方式如现有技术中的乒乓读写操作。
[0008]为了实现SRAM存储器读写时序与对应读写地址的同步，优选地，采用两个计数器分别为存储器一和存储器二生成读写地址；计数器生成读写地址时，读地址指针移动速度为写地址指针移动速度的一半。
[0009]本发明的有益技术效果是:采用双SRAM结构实现逐行数据与奇偶隔行数据的转换，大大减少了硬件需求，使缓存装置可以在CMOS图像传感器上片上集成。
【专利附图】
【附图说明】
[0010]图1、本发明的数据流程图(图中仅示出了奇数场条件下的数据流程，偶数场条件下的数据流程与之类似);
图2、本发明的双SRAM缓存结构工作原理示意图；
图3、逐行数据转奇偶隔行数据原理示意图；
图4、SRAM读(写)地址同步原理示意图；
图5、兵兵读与原理不意图；
图6、本发明的一种优选读写控制时序图。
【具体实施方式】
[0011]一种CMOS图像传感器数据读写控制方法，包括CMOS图像传感器输出的多帧数据，其中，单帧数据由多个连续的数据行组成，其创新在于:所涉及的硬件包括两个SRAM存储器，单个SRAM存储器的存储容量为单个数据行的数据量，两个SRAM存储器分别记为存储器一和存储器二 ；所述读写控制方法包括:
按输出顺序将CMOS图像传感器输出的多帧数据顺次编号，编号为奇数的帧数据记为奇帧数据，编号为偶数的帧数据记为偶帧数据；单帧数据中，按排列顺序将多个连续的数据行顺次编号，奇帧数据中编号为奇数的数据行记为奇场数据，偶帧数据中编号为偶数的数据行记为偶场数据；CM0S图像传感器输出奇帧数据时所对应的时域记为奇数场，CMOS图像传感器输出偶帧数据时所对应的时域记为偶数场；
当CMOS图像传感器输出数据时，在奇数场条件下，存储器一对奇帧数据中编号为2n+l的奇场数据进行读写操作，存储器二对奇帧数据中编号为2n-l的奇场数据进行读写操作，其中，η为从I开始的奇数；
当CMOS图像传感器输出数据时，在偶数场条件下，存储器一对偶帧数据中编号为2m的偶场数据进行读写操作，存储器二对偶帧数据中编号为2m-2的偶场数据进行读写操作，其中，m为从2开始的偶数；
第I帧数据中的第I个数据行为第I个奇场数据，第2帧数据中的第2个数据行为第I个偶场数据；奇帧数据中编号为偶数的数据行和偶帧数据中编号为奇数的数据行，不作处理。
[0012]进一步地，采用两个计数器分别为存储器一和存储器二生成读写地址；计数器生成读写地址时，读地址指针移动速度是写地址指针移动速度的一半。
[0013]为了便于本领域技术人员实施，下面结合附图来对本发明作进一步阐释:
参见图1，CMOS图像传感器所产生的帧逐行数据从001处输入，经过奇偶场转换002，
将逐行数据转换为奇偶场的隔行数据，地址同步003将对应的读写地址同步到SRAM中，实现对SRAM各单元的寻址，SRAM乒乓读写004在奇偶场读写时序和读写地址控制下，完成对上述奇偶场隔行数据的乒乓读写缓存操作，隔行数据选择读出005将SRAM中的奇偶隔行数据按时序读出，并在奇偶隔行数据输出006处实现输出与电视制式兼容的奇偶隔行数据。
[0014]参见图2，输入的逐行数据103在双SRAM读写控制时序105的控制下，完成奇偶场的判断，同时在SRAM读(写)地址同步106的条件下，根据其是奇数场还是偶数场，SRAM存储器101和SRAM存储器102在双SRAM读写控制时序105的控制下进行读写操作104，由于奇偶场数据只抽取逐行数据中的奇数行或偶数行，读写操作104总的读写操作次数为n/2次，然后在双SRAM读写控制时序105的控制下输出所需要的隔行数据108。
[0015]参见图3，逐行数据被输入到双SRAM结构数据缓存模块202中，传感器SENSOR数据产生模块201所产生帧数据的第一帧抽取奇数行作为第一场，即PAL/NTSC电视制式模块203中的奇数场，传感器SENSOR数据产生模块201所产生帧数据的第二帧抽取偶数行作为第二场，即PAL/NTSC电视制式模块203的偶数场。以此类推，传感器SENSOR数据产生模块
201所产生帧数据的第1、3、5、7.....帧作为PAL/NTSC电视制式模块203的奇数场，
传感器SENSOR数据产生模块201所产生帧数据的第2、4、6、8.....帧作为PAL/NTSC
电视制式模块203的偶数场。经过转换之后，PAL/NTSC电视制式模块203中隔行数据的行周期变为了 64微秒。实现了将传感器SENSOR数据产生模块201中的帧逐行数据到PAL/NTSC电视制式模块203中行周期为64微秒，奇偶场隔行的电视制式数据的转换。
[0016]参见图4，为了实现SRAMl读写时序301和SRAM2读写时序302所示的读写操作，利用计数器原理，通过读地址产生器303和写地址产生器304完成相应读写地址的产生，其中，图中阴影部分为读写地址的有效部分，读地址的持续时间为写地址持续时间的两倍，即读地址的地址指针移动速度为写地址地址指针移动速度的一半，以适应电视制式的隔行数据行周期。然后按照SRAMl读写地址同步305和SRAM2读写地址同步306所示进行地址同步。当SRAMl进行读操作时，将读地址η同步到SRAM1，当SRAMl进行写操作时，将写地址m+1同步到SRAMl ;当SRAM2进行写操作时，将写地址m同步到SRAMl，当SRAM2进行读操作时，将读地址n+1同步到SRAM2。以此类推，完成SRAM读写时序的读(写)地址同步。
[0017]参见图5，奇数场SRAMl (SRAM2)读时序如401所示，当数据为奇数场时，SRAM读时序为=SRAMl无操作，SRAM2读第I行，SRAMl读第3行，SRAM2读第5行，SRAMl读第
7行，......以此类推，存储器SRAMl与SRAM2交替读取奇数行数据；奇数场SRAMl
(SRAM2)写时序如402所示，当数据为奇数场时，SRAM读时序为:SRAM2写第I行，SRAMl写第3行，SRAM2写第5行，SRAMl写第7行，SRAM2写第9行，......以此类推，存储器
SRAMl与SRAM2交替写入奇数行数据；偶数场SRAMl (SRAM2)读时序如403所示，当数据为偶数场时，SRAM读时序为=SRAMl无操作，SRAM2读第2行，SRAMl读第4行，SRAM2读第6
行，SRAMl读第8行，......以此类推，存储器SRAMl与SRAM2交替读取偶数行数据；
偶数场SRAMl (SRAM2)写时序如404所示，当数据为偶数场时，SRAM读时序为:SRAM2写第
2行，SRAMl写第4行，SRAM2写第6行，SRAMl写第8行，SRAM2写第10行，......以此类推，存储器SRAMl与SRAM2交替写入偶数行数据。
[0018]参见图6，FSYNC帧同步脉冲501出现高电平脉冲，表示一帧数据的开始，直到下一个高电平脉冲出现为止，表示一帧数据的结束。由FIELD场同步脉冲502所示，一帧数据包含了奇偶场两场数据，即当FIELD场同步脉冲502为高电平时，表示当前场为奇数场，当FIELD场同步脉冲502为低电平时，表示当前场为偶数场。由FIELD场时序503所示，奇偶场分别包含了相应的有效数据行和消隐行，奇偶场隔行数据只包含在有效数据行中。由读写状态信号RW_EN时序504所示，当RW_EN信号值为2’ b01时，存储器SRAMl不进行任何操作，而存储器SRAM2进行对当前行数据的写操作；当RW_EN信号值为2’ blO时，存储器SRAMl进行对当前行数据的写操作，而存储器SRAM2进行对上一行数据的读操作；当RW_EN信号值为2’bll时，存储器SRAMl进行对上一行数据的读操作，而存储器SRAM2进行对当前行数据的写操作；当RW_EN信号值为2’ b00等其他值时，存储器SRAMl和存储器SRAM2不进行任何操作。读写状态控制信号RW_EN的时序为:第一个读写周期的RW_EN值为2’b01，第二个读写周期的RW_EN值为2 ’ b 10，第三个读写周期的RW_EN值为2 ’ b11，第四个读写周期的RW_EN值为2’ blO，第五个读写周期的RW_EN值为2’ bll，......最后一个读写周期的RW_EN值保持2’bll，并跨越场消隐阶段直至新的一场到来为止，然后重新开始新的一场的读写状态控制时序。在读写状态信号RW_EN时序504的控制下，如隔行数据输出时序505所示，奇偶隔行数据输出并被读出。
【权利要求】
1.一种CMOS图像传感器数据读写控制方法，包括CMOS图像传感器输出的多帧数据，其中，单帧数据由多个连续的数据行组成，其特征在于:所涉及的硬件包括两个SRAM存储器，单个SRAM存储器的存储容量为单个数据行的数据量，两个SRAM存储器分别记为存储器一和存储器二 ；所述读写控制方法包括: 按输出顺序将CMOS图像传感器输出的多帧数据顺次编号，编号为奇数的帧数据记为奇帧数据，编号为偶数的帧数据记为偶帧数据；单帧数据中，按排列顺序将多个连续的数据行顺次编号，奇帧数据中编号为奇数的数据行记为奇场数据，偶帧数据中编号为偶数的数据行记为偶场数据；CM0S图像传感器输出奇帧数据时所对应的时域记为奇数场，CMOS图像传感器输出偶帧数据时所对应的时域记为偶数场； 当CMOS图像传感器输出数据时，在奇数场条件下，存储器一对奇帧数据中编号为2n+l的奇场数据进行读写操作，存储器二对奇帧数据中编号为2n-l的奇场数据进行读写操作，其中，η为从1开始的奇数； 当CMOS图像传感器输出数据时，在偶数场条件下，存储器一对偶帧数据中编号为2m的偶场数据进行读写操作，存储器二对偶帧数据中编号为2m-2的偶场数据进行读写操作，其中，m为从2开始的偶数； 第1帧数据中的第1个数据行为第1个奇场数据，第2帧数据中的第2个数据行为第1个偶场数据；奇帧数据中编号为偶数的数据行和偶帧数据中编号为奇数的数据行，不作处理。
2.根据权利要求1所述的CMOS图像传感器数据读写控制方法，其特征在于:采用两个计数器分别为存储器一和存储器二生成读写地址；计数器生成读写地址时，读地址指针移动速度是写地址指针移动速度的一半。
【文档编号】H04N5/374GK104270585SQ201410550715
【公开日】2015年1月7日 申请日期:2014年10月17日 优先权日:2014年10月17日
【发明者】任思伟, 祝晓笑, 刘昌举, 李毅强, 李梦萄, 李明, 邓光平, 张靖, 吴治军, 刘业琦 申请人:中国电子科技集团公司第四十四研究所