一种曼彻斯特码流接收抗干扰比特解析方法
【专利摘要】本发明涉及一种曼彻斯特码流接收抗干扰比特解析方法。本发明方法分为电平采样、数据纠错、比特定位和比特提取四个步骤，其中数据纠错步骤包括至少一个数据纠错环节，每个数据纠错环节并行读取采样值序列中的数据片段，将其与预设的错误模式序列进行比较，若符合，则将其纠正为正确的数据片段后并行写回原采样值序列中相同的位置；若不符合，则将原数据片段并行写回原采样值序列中相同的位置。本发明在接收端对曼彻斯特码流进行比特解析前，通过数据纠错步骤对接收的采样值序列进行错误识别，将其中的错误数据修改为正确的数据后再进行比特解析，避免了因信源、信道缺陷导致的数据错误对解析过程造成干扰，提高了曼彻斯特码流接收解析的准确性。
【专利说明】一种曼彻斯特码流接收抗干扰比特解析方法
【技术领域】
[0001]本发明涉及一种曼彻斯特码流接收抗干扰比特解析方法，属于数字信号处理领域。
【背景技术】
[0002]曼彻斯特码是一种同步时钟编码技术，广泛应用于数字通信系统中。在曼彻斯特码中，每一位的中间有一个跳变，既作时钟信号，又作数据信号。实际使用中存在两种编码模式:一种是信号电平从低到高跳变表示"1"，从高到低跳变表示"O";另一种是从低到高跳变表示"0"，从高到低跳变表示"I"。接收曼彻斯特码流时，需要从接收电平序列中解析出各个比特，承担此任务的模块就是比特解析模块。目前实现这一功能的技术方案大多数是基于FPGA实现。由于信源、信道缺陷的影响，FPGA收到的电平信号序列中会存在毛刺、跳变边沿位置偏移的现象，如果不加以处理，将导致接收比特解析错误，进而导致在链路层无法通过校验、丢失数据，如果错误数量太多，则可能超出后续模块的补偿能力，导致整个装置不能达到预定的性能要求。
【发明内容】
[0003]针对上述问题，本发明设计了一种抗干扰比特解析方法，确保在过采样倍率m (以曼彻斯特码流波特率的峰值为基数)不低于8的情况下，且干扰程度在每2比特不超过I个毛刺、边沿偏移导致的波特周期变化量不超过0.25倍比特周期的情况下，能够正确解析出比特流。
[0004]为实现上述目的，本发明采用的技术方案为:
一种曼彻斯特码流接收抗干扰比特解析方法，包括以下步骤:
Si电平采样:对输入电平信号进行过采样，获得串行二进制采样值序列；
S2数据纠错:包括至少一个前后衔接的结构相同、预设错误模式各异的数据纠错环节，每个数据纠错环节的步骤是:并行读取采样值序列中的数据片段，将其与预设的错误模式序列进行比较，若符合，则将其纠正为正确的数据片段后并行写回原采样值序列中相同的位置；若不符合，则将原数据片段并行写回原采样值序列中相同的位置；
S3比特定位:根据采样值序列中“O” “I”的变化规律确定采样值序列中每比特中间的跳变边沿；
S4比特提取:根据每比特中间的跳变边沿确定每个比特的实际值。
[0005]本发明的数据处理方法分为电平采样、数据纠错、比特定位和比特提取四个步骤，先是对时间上连续的输入电平信号离散化，以便于后期的数字信号处理，通常是在每个主时钟脉冲的上升沿读取从FPGA引脚输入的电平信号，对其进行过采样，将其转换为串行二进制序列。数据纠错步骤是本发明的关键步骤，用于识别电平采样序列中由信源、信道缺陷导致的错误，并将其修改为正确的数据。该步骤分三个环节进行，既可去除毛刺，还能防止误判，并能对信源、信道缺陷导致的跳变沿偏移进行纠错，多方面保证了采样值序列错误识别及修正的准确性，确保后续比特定位和比特提取解析步骤能正确解析出比特流。
[0006]进一步，数据纠错步骤包括三个数据纠错环节，第一个数据纠错环节中需读取最新的4个采样值数据，预设的错误模式序列是“0010”、“1101”，预设的纠正方式是将采样值数据中从左到右第3个数据值取反，其他数据不变；第二个数据纠错环节中需读取最新的m+6个采样值数据，其中，m是过采样倍率，预设的错误模式序列是首位和末位为1、中间有m+2或m+3或m+4个O的序列以及首位和末位为O、中间有m+2或m+3或m+4个I的序列，预设的纠正方式是将采样值数据中间最后2个或3个或4个连续的“O”或“I”取反，其他数据不变；第三个数据纠错环节中需读取最新的2m+6个采样值数据，其中，m是过采样倍率，预设的错误模式序列是首位和末位为1、中间有2m+2或2m+3或2m+4个O的序列以及首位和末位为O、中间有2m+2或2m+3或2m+4个I的序列，预设的纠正方式是将采样值数据中间最后2个或3个或4个连续的“O”或“ I”取反，其他数据不变。
[0007]进一步，电平采样步骤中进行采样的主时钟脉冲的频率大于等于曼彻斯特码流波特率峰值的8倍。
[0008]进一步，每个数据纠错环节需将采样值数据顺序送入串行移位寄存器。在每个环节中，每次将I个采样值数据输入移位寄存器后，读取规定数量的采样值数据，进行判断。
[0009]进一步，比特定位步骤的具体方法是:实时监测步骤S2最新输出的采样值序列，一旦发现持续约I个比特周期的连续“O”或连续“I”采样值序列，位于其结束位置的跳变沿即为每比特中间的跳变边沿。
[0010]进一步，比特提取步骤的具体方法是:比特提取步骤的具体方法是:检测到一个位于比特中间的跳变边沿之后，以时钟边沿触发计数，计到1.5m个时钟周期附近的时刻，检查采样值，根据预先获知的、在发送端采用的曼彻斯特编码模式进行判断:对于信号电平从低到高跳变表示“I”、从高到低跳变表示“O”的编码模式，若此处采样值为1，则对应的比特值为0，反之为I ;对于信号电平从低到高跳变表示“O”、从高到低跳变表示“I”的编码模式，若此处采样值为1，则对应的比特值为1，反之为O ;然后以下一个跳变沿作为位于比特中间的跳变边沿，再计数、检查采样值，如此顺序进行，直到采样值序列结尾，提取出所有的比特值。
[0011]本发明在接收端对曼彻斯特码流进行比特解析前，通过数据纠错步骤的“接收采样值序列故障特征识别纠正法”对接收的采样值序列进行错误识别，将其中的错误数据修改为正确的数据后再进行比特解析，避免了因信源、信道缺陷导致的数据错误对解析过程造成干扰，提高了曼彻斯特码流接收解析的准确性。
【专利附图】
【附图说明】
[0012]图1是本发明数据处理顶层框图；
图2是单个数据纠错环节的硬件框图。
【具体实施方式】
[0013]下面以时钟频率为曼彻斯特码流波特率峰值的8倍为例来说明本发明方法的具体实施过程，过采样倍率更高的情况下可参考本方法予以实施。
[0014]一种曼彻斯特码流接收抗干扰比特解析方法，该方法基于FPGA芯片实现，具体包括以下步骤:
SI电平采样步骤:
以频率为曼彻斯特码流波特率峰值的8倍(即过采样倍率m=8)的主时钟对FPGA引脚输入的电平信号进行过采样，在每个主时钟脉冲的上升沿读取电平信号，将时间上连续的电平信号离散化为串行二进制采样值序列(即“O”和“ I ”构成的序列)。
[0015]S2数据纠错步骤:该步骤由3个前后衔接的结构相同、预设错误模式不同的数据纠错环节构成。每个数据纠错环节的功能框图见图2，其特征是并行读取采样值序列中的数据片段，将其与预设的错误模式进行比较，若符合则按照预设的方式纠正为正确的数据片段、写回采样值序列中，用以替代原有的存在错误的数据片段。
[0016]在第I个数据纠错环节中，将每个时钟周期采样得到的数据顺序送入串行移位寄存器，每次将I个采样数据输入移位寄存器后，读取最新的4个采样数据，进行如下判断、处理:读出的值是否为“0010”或“1101”？若是，则判断从左到右第3个数据是被毛刺干扰的数据，将其值取反，整个数据片段改为“0000”或“ 1111”，重新写回原始数据序列中相同的位置；若否，则将原数据片段写回原始数据序列中相同的位置。该环节的主要作用是滤除毛刺。
[0017]但上述纠错算法有可能误判:将“001011”或“110100”(其中第4个数据是被干扰导致反转的)中的第3个数据误判为被干扰的数据进而被反转、同时未对第4个数据进行修正。针对这种情况，并且考虑到需要对信源、信道缺陷导致的跳变沿偏移进行纠错，在完成上述纠错环节之后，将数据流送入后续的第2、第3个数据纠错环节，在其中根据过采样倍率m的取值进行如下判断、处理--第2个数据纠错环节，每次将I个采样值数据输入移位寄存器后，读取最新的m+6个(B卩14个)采样值数据，进行如下判断、处理:读出的值是否为 “100000000001” 或“1000000000001” 或“10000000000001” 或“011111111110”或“0111111111110”或“01111111111110”中的一种。若是其中一种，则判断最后2个或3个或4个连续O (或I)数据是需要纠正的数据，将其值取反，整个数据段对应改为“100000000111” 或“1000000001111” 或“10000000011111” 或“011111111000” 或“0111111110000”或“01111111100000”，重新写回原始数据序列中相同的位置；若都不是，则将原值写回原始数据序列中相同的位置。
[0018]第3个数据纠错环节紧随第2个之后，每次将I个采样值数据输入移位寄存器后，读取最新的2m+6个(即22个)采样值数据，进行如下判断、处理:读出的值是否为“100...01 (中间夹有18个或19个或20个O)”或“011...10(中间夹有18个或19个或20个I)”中的一种。若是其中一种，则判断最后2个或3个或4个连续O (或I)数据是需要纠正的数据，将其值取反，整个数据段对应改为“100...0111”或“100...01111”或“100...011111” 或“011...1000” 或“011...10000” 或“011...100000”(前三种中间有 16个0，后三种中间有16个1)，重新写回原始数据序列中相同的位置；若都不是，则将原值写回原始数据序列中相同的位置。
[0019]S3比特定位步骤:根据采样值序列中“O” “I”的变化规律确定采样值序列中每比特中间的跳变边沿；具体方法是:实时监测步骤S2最新输出的采样值序列，一旦发现持续约I个比特周期的15、16或17个(实际周期不可能严格为16个时钟周期，需要考虑略微偏斜的情况，还需要考虑时钟周期与数据周期之间的相位关系导致的计数变化，因此15、16、17都需考虑)连续“O”或连续“I”采样值序列，位于其结束位置的跳变沿即为每比特中间的跳变边沿。
[0020]S4比特提取步骤:根据每比特中间的跳变边沿确定每个比特的实际值。具体方法是:检测到一个位于比特中间的跳变边沿之后，以时钟边沿触发计数，计到12个时钟周期附近的时刻，检查采样值，根据预先获知的、在发送端采用的曼彻斯特编码模式进行判断:对于信号电平从低到高跳变表示“ I ”、从高到低跳变表示“O”的编码模式，若此处采样值为1，则对应的比特值为0，反之为I ;对于信号电平从低到高跳变表示“O”、从高到低跳变表示“I”的编码模式，若此处采样值为1，则对应的比特值为1，反之为O ;然后以下一个跳变沿作为位于比特中间的跳变边沿，再计数、检查采样值，如此顺序进行，直到采样值序列结尾，提取出所有的比特值。
[0021]本发明不依赖于特定的专用功能模块，可以由目前市场上的任一型FPGA予以实现。
【权利要求】
1.一种曼彻斯特码流接收抗干扰比特解析方法，其特征在于包括以下步骤: Si电平采样:对输入电平信号进行过采样，获得串行二进制采样值序列； S2数据纠错:包括至少一个前后衔接的结构相同、预设错误模式各异的数据纠错环节，每个数据纠错环节的步骤是:并行读取采样值序列中的数据片段，将其与预设的错误模式序列进行比较，若符合，则将其纠正为正确的数据片段后并行写回原采样值序列中相同的位置；若不符合，则将原数据片段并行写回原采样值序列中相同的位置； S3比特定位:根据采样值序列中“O” “I”的变化规律确定采样值序列中每比特中间的跳变边沿； S4比特提取:根据每比特中间的跳变边沿确定每个比特的实际值。
2.根据权利要求1所述的曼彻斯特码流接收抗干扰比特解析方法，其特征在于:数据纠错步骤包括三个数据纠错环节，第一个数据纠错环节中需读取最新的4个采样值数据，预设的错误模式序列是“0010”、“1101”，预设的纠正方式是将采样值数据中从左到右第3个数据值取反，其他数据不变；第二个数据纠错环节中需读取最新的m+6个采样值数据，其中，m是过采样倍率，预设的错误模式序列是首位和末位为1、中间有m+2或m+3或m+4个O的序列以及首位和末位为O、中间有m+2或m+3或m+4个I的序列，预设的纠正方式是将采样值数据中间最后2个或3个或4个连续的“O”或“I”取反，其他数据不变；第三个数据纠错环节中需读取最新的2m+6个采样值数据，其中，m是过采样倍率，预设的错误模式序列是首位和末位为1、中间有2m+2或2m+3或2m+4个O的序列以及首位和末位为O、中间有2m+2或2m+3或2m+4个I的序列，预设的纠正方式是将采样值数据中间最后2个或3个或4个连续的“O”或“ I”取反，其他数据不变。
3.根据权利要求1所述的曼彻斯特码流接收抗干扰比特解析方法，其特征在于:电平采样步骤中进行采样的主时钟脉冲的频率大于等于曼彻斯特码流波特率峰值的8倍。
4.根据权利要求1或2所述的曼彻斯特码流接收抗干扰比特解析方法，其特征在于:每个数据纠错环节需将采样值数据顺序送入串行移位寄存器。
5.根据权利要求1所述的曼彻斯特码流接收抗干扰比特解析方法，其特征在于:比特定位步骤的具体方法是:实时监测步骤S2最新输出的采样值序列，一旦发现持续约I个比特周期的连续“O”或连续“I”采样值序列，位于其结束位置的跳变沿即为每比特中间的跳变边沿。
6.根据权利要求1或5所述的曼彻斯特码流接收抗干扰比特解析方法,其特征在于:比特提取步骤的具体方法是:检测到一个位于比特中间的跳变边沿之后，以时钟边沿触发计数，计到1.5m个时钟周期附近的时刻，检查采样值，根据预先获知的、在发送端采用的曼彻斯特编码模式进行判断:对于信号电平从低到高跳变表示“I”、从高到低跳变表示“O”的编码模式，若此处采样值为1，则对应的比特值为O，反之为I ;对于信号电平从低到高跳变表示“O”、从高到低跳变表示“I”的编码模式，若此处采样值为1，则对应的比特值为1，反之为O ;然后以下一个跳变沿作为位于比特中间的跳变边沿，再计数、检查采样值，如此顺序进行，直到采样值序列结尾，提取出所有的比特值。
【文档编号】H04L1/00GK104270155SQ201410583650
【公开日】2015年1月7日 申请日期:2014年10月28日 优先权日:2014年10月28日
【发明者】林伟, 滕兆宏, 黄磊 申请人:积成电子股份有限公司