一种基于FPGA的Camera Link接口实验与开发系统的制作方法
【专利摘要】本实用新型涉及一种基于FPGA的Camera?Link接口实验与开发系统，属数字逻辑设计与高速数据传输【技术领域】。本实用新型包括一块基于FPGA的Camera?Link接口实验与开发电路板，所述电路板包括FPGA器件、FPGA周边电路、Camera?Link电路、板间I/O接口电路、稳压电源电路，其通过Camera?Link接口电缆与计算机连接，用作学习基于FPGA的CameraLink相机控制和Channel?Link高速数据传输的嵌入式系统的实验平台或实际CCD相机系统的开发板，还能通过USB下载电缆与计算机连接，用作学习FPGA编程及应用技术的实验电路板或实际FPGA应用系统的开发板。
【专利说明】—种基于FPGA的Camera L i nk接口实验与开发系统
【技术领域】
[0001]本实用新型涉及一种基于FPGA的Camera Link接口实验与开发系统,尤其是适用于基于FPGA的Camera Link接口实验与应用开发，属于数字逻辑设计与高速数据传输【技术领域】。
【背景技术】
[0002]Camera Link是一种高速图像数据传输协议,是由N1、摄像设备供应商以及一些图像采集公司在本世纪初联合提出的一种机器视觉应用的通讯接口技术标准。使用该协议可以简化图像采集接口，使得相机与数据采集卡之间的连接更加便捷。Camera Link接口是在Channel Link传输技术的基础上发展而来的。Channel Link技术是美国国家半导体公司基于在物理层的低压差分信号(LVDS)开发的一种技术，此技术诞生后就进行扩展，用来作为新的视频数据传输技术使用。Camera Link协议自2000年10月被提出之后，已经被图像采集卡和相机生产厂家广为采用。
[0003]现场可编程逻辑器件FPGA是近十几年发展起来的一种比较新型的数字逻辑器件，是现代复杂数字电子系统的设计基本器件。可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空、航天、机械电子、医疗、通讯、汽车等许多热门领域。FPGA设计通常基于一种硬件描述语言(如VHDL或Verilog)，练习和掌握FPGA设计方法与硬件描述语言是相关电子工程技术人员的一项重要学习内容。
[0004]由于FPGA的易用性和低成本优点，目前在图像传输和数据通信领域中的应用很广。如前所述，采用Camera Link协议的高速相机系统也很多。所以,FPGA与Camera Link的结合也就是很自然的事情。电子工程技术人员对FPGA和Camera Link应用技术的兴趣、学习与实训的要求在逐渐增加。但目前市场上还没有同时兼顾FPGA和Camera Link技术的学习产品。因此，有必要设计一种基于FPGA的Camera Link接口实验与开发系统，既可满足相关人员的学习要求，也可作为一个简单而实用的开发系统，用于基于嵌入式处理器的小型的工程项目的研发之中。
【发明内容】
[0005]本实用新型解决的问题是:提供了一种基于FPGA的Camera Link接口实验与开发系统，以便为电子工程领域技术人员提供一种学习FPGA设计技术和Camera Link高速数据传输技术的实验平台，同时，以该电路为基础制作的电路板可以直接用于FPGA或CameraLink的开发应用系统。
[0006]本实用新型技术方案是:一种基于FPGA的Camera Link接口实验与开发系统,包括一块基于FPGA的Camera Link接口实验与开发电路板,所述基于FPGA的Camera Link接口实验与开发电路板包括FPGA器件、FPGA周边电路、板间I/O接口电路、Camera Link电路和稳压电源电路；所述的基于FPGA的Camera Link接口实验与开发电路板上的稳压电源电路与外部+5V直流电源连接，FPGA周边电路中的JTAG接口和AS接口通过USB下载电缆连接至外部计算机系统的USB接口，Camera Link电路通过Camera Link电缆连接至外部计算机系统中的Camera Link图像采集卡,板间I/O接口电路连接至外部实验与控制系统。计算机用户可通过USB下载电缆连接的JTAG接口对FPGA进行在线编程和调试，也可通过USB下载电缆连接的AS接口将调试好的固件下载并保存到Flash存储器中；同时，还可以通过Camera Link协议中的异步串行通讯的RS232接口的Camera Link接口与FPGA内部的Nios II CPU进行数据通讯；此外，由于该电路板的板间I/O接口电路连接至外部实验与控制系统的I/O接口，方便用户进行信号测试或外部实验电路的控制。
[0007]所述FPGA器件采用Altera公司生产的Cyclone III系列的EP3C16Q240，FPGA器件内部电路包括片上系统管理与控制电路、片上可编程逻辑电路、Nios II CPU、片上PIO电路；片上系统管理与控制电路和FPGA周边电路相连接，同时与片上可编程逻辑电路和Nios II CPU相连接，片上可编程逻辑电路分别与Nios II CPU和片上PIO电路相连接，片上PIO电路分别与板间I/O接口电路、Camera Link电路相连接。片上系统管理与控制电路包括时钟管理电路、电源分配电路、配置电路、引导逻辑电路和JTAG调试电路。
[0008]所述FPGA周边电路包括SRAM电路、时钟驱动及CPU复位电路、Flash存储器、AS接口电路、JTAG接口电路；SRAM电路由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接；时钟驱动及CPU复位电路输出的4路时钟信号和I个CPU复位信号连接至FPGA器件的5个时钟输入引脚；时钟驱动电路由晶振与时钟驱动器顺序连接构成，时钟驱动器采用IDT公司的PI49FCT380OTQE器件，且只使用其中A组的1:5扇出中的4个输出时钟信号，这4路时钟信号连接至FPGA器件的4个时钟输入引脚(CLK0、CLK4、CLK11、CLK15)，CPU复位电路由一个按钮开关和一个三极管组成，从三极管的集电极输出CPU复位信号，这个复位信号连接至FPGA器件的I个时钟输入引脚CLK2，Flash存储器与AS接口电路相连接之后再与FPGA器件的片上系统管理与控制电路中的配置电路引脚相连，Flash存储器采用一片EPCS4SI8器件，AS接口电路包括一个10引脚的插座、配置指示电路和重配置按钮JTAG接口电路连接到FPGA器件的片上系统管理与控制电路中的JTAG调试电路，JTAG接口电路包括一个10引脚的插座、一个简单的电阻与肖特基二极管构成的限幅电路。
[0009]所述板间I/O接口电路包括板间I/O连接器、输出缓冲器和输出连接器；板间I/O连接器与FPGA器件上的片上PIO电路相连接，输出缓冲器的数据输入端和通道使能端连接至片上PIO电路的输出引脚，输出缓冲器的输出端与输出连接器顺序连接，板间I/O连接器与输出连接器均与外部实验与控制系统相连，板间I/O接口电路可方便用户进行FPGA产生的逻辑信号的测试，同时可直接用于外部实验电路及控制系统的信号接入或输出。
[0010]所述Camera Link电路包括CL时钟选择电路、数据缓冲器和Camera Link接口电路；CL时钟选择电路的输入端与FPGA器件上的片上PIO电路的输出端相连接，CL时钟选择电路的输出端连接至Camera Link接口电路中的Channel Link驱动器的时钟输入引脚TxCLKIn和电源关断控制引脚PWRDWN ;数据缓冲器的数据输入端和通道使能端与FPGA器件上的片上PIO电路的输出端相连接，数据缓冲器的输出端与Camera Link接口电路中的Channel Link驱动器的数据输入端相连接；Camera Link接口电路包括Channel Link驱动器、相机控制(CC)信号和通用串行异步通讯(UART)信号的低压差分信号(LVDS)收发器件，图像数据上传的Channel Link驱动器采用DS90CR287，LVDS收发器件采用DS90LV048与DS90LV047, Channel Link驱动器和LVDS收发器件通过Camera Link电缆与外部计算机系统中的Camera Link图像采集卡相连。
[0011]所述稳压电源电路包括3.3V稳压电源电路、2.5V稳压电源电路和1.2V稳压电源电路与滤波电路，1.2V稳压电源电路的输入端接3.3V稳压电源电路的输出端，2.5V稳压电源电路的输入端接外部+5V直流电源的输出端；3.3V稳压电源电路的输出端分别连接至FPGA周边电路中的SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路的电源端、板间I/O接口电路中的输出缓冲器的电源端、Camera Link电路中的数据缓冲器、Camera Link接口电路的电源端；3.3V、2.5V和1.2V稳压电路同时为FPGA器件供电，3.3V稳压电源电路输出端也连接至FPGA器件的3.3V电源引脚，2.5V稳压电源电路的输出端经过一个LC滤波电路连接至FPGA器件的时钟锁相环电路的电源引脚，1.2V稳压电源电路的输出端连接到FPGA器件的1.2V电源引脚。
[0012]所述基于FPGA的Camera Link接口实验与开发电路板中的元器件除去信号输入输出插座和供电插座外，其他兀器件均选用表贴封装的兀器件。
[0013]本实用新型中各电路模块的作用是:FPGA器件中的片上系统管理与控制电路包括时钟管理电路、电源分配电路、配置电路、引导逻辑电路和JTAG调试电路，各分电路的作用是:片上时钟管理电路主要用于器件工作主时钟和辅助时钟信号的接入以及时钟的分配与管理，用户可通过设置其内部锁相环参数，调节可编程逻辑电路的工作频率；片上电源分配电路主要用于器件工作FPGA工作时各类不同电平(3.3V、2.5V、1.2V)电源的接入以及电源的分配与管理；片上配置电路根据编译好的固件现场对FPGA可配置门阵列逻辑进行电路重构，形成用户需要的逻辑电路；片上引导逻辑电路则主要完成上电后或CPU复位时的时钟信号、固件配置信号、AS接口配置信号、JTAG下载与调试信号、CPU复位信号等关键信号的协调与控制。FPGA器件中的片上可编程逻辑电路是用户可使用的编程逻辑电路，可按用户自己的要求，在FPGA门阵列逻辑单元数允许的范围内，实现不同规模的组合逻辑电路、时序逻辑电路，或者这两者的混合电路，以完成用户要求的时序和逻辑信号的输入输出。FPGA器件中的Nios II CPU则是用户根据外部系统要求进行定制的基于Altera Avalon总线结构的32位嵌入式处理器，可以完成指令收发、各种命令解析与执行、中断处理、数学运算和数据通讯等，可以方便地与用户可编程逻辑电路连接并交互作用，完成比常规CPU更复杂的任务。片上PIO电路主要是引导外部逻辑信号进入FPGA内部，同时驱动FPGA内部输出逻辑信号至外部引脚，从而实现FPGA与外部电路之间的信号交换。
[0014]FPGA周边电路模块中SRAM电路通过FPGA的I/O引脚进入内部电路，并通过Altera Avalon总线与Nios II CPU相连接，SRAM用作Nios II CPU工作的程序和数据的存储器。时钟驱动电路主要产生FPGA器件工作站所需要的4个输入时钟信号，CPU复位电路则产生Nios II CPU的复位信号。AS接口电路主要用于外部计算机以主动串行方式将编译后的固件通过Altera专用下载电缆下载到Flash存储器，配置指示电路则在FPGA进行固件配置形成用户逻辑电路时，LED指示灯闪亮，按下重配置按钮，则强制FPGA进行重新配置逻辑电路。JTAG接口电路主要用于外部计算机通过Altera专用下载电缆对FPGA器件进行在线固件下载和配置，以及整个嵌入式系统的在线调试。
[0015]板间I/O接口电路模块中的板间I/O连接器直接将外部电路或系统的输出信号引入至FPGA片上输入引脚，同时直接将FPGA输出引脚输出的逻辑或时序信号输出到外部电路或系统，由于是FPGA片上PIO电路直接驱动，其驱动能力较小。输出缓冲器的主要目的是增大一部分FPGA输出信号的驱动能力。
[0016]Camera Link电路中的CL时钟选择电路的输出端连接至Camera Link接口电路中的Channel Link驱动器的时钟输入引脚TxCLKIn和电源关断控制引脚PWRDWN，可以根据实验系统的需要，对Channel Link驱动器进行控制，即启动或停止驱动器、改变CameraLink数据传输速率。数据缓冲器为Camera Link接口电路提供来自于FPGA的高速数据。Camera Link接口电路将并行的图像数据转换成高速串行信号并以LVDS形式通过双绞线传输出去,数据传输速率高,抗干扰性能好。一方面,从FPGA经数据缓冲器输出的数字图像信号经过驱动器芯片DS90CR287的转换和驱动，通过连接器MDR26和Camera Link电缆，传输到图像工作站(或PC机)中的Camera Link图像采集卡的对应接收电路中，图像采集卡还从该电缆中提取LVAD、FVAD、DVAD信号，用作高速图像数据恢复时的同步信号。另一方面，Camera Link接口电路中的通用串行异步通讯(UART)电路为FPGA中的Nios II CPU和图像工作站提供RS232标准的双向通讯服务；此外，来自图像工作站的4个相机控制(CC)信号通过LVDS接收器转换成TTL信号，由片上PIO电路进入FPGA内部，可作为相机控制使用，也可作为其它控制信号使用。
[0017]稳压电源电路中的3.3V为1.2V稳压电源电路、SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路、输出缓冲器、数据缓冲器和Camera Link接口电路供电。3.3V、2.5V和1.2V稳压电路共同为FPGA器件供电。
[0018]—种基于FPGA的Camera Link接口实验与开发系统的具体实现方式如下:
[0019]Nios II CPU0 Altera 的 FPGA 嵌入式软核处理器 Nios II 是基于 FPGA 的 CameraLink接口实验与开发系统的核心控制器。在外部计算机的Altera Quartus II开发环境下，使用SOPC Builder建立一个基于Avalon总线的32位软核CPU，添加SRAM、UART等必须IP核，挂接到Avalon总线上,之后编译并生成Nios II CPU。在Altera Quartus II中调用Nios II CPU，即可与片上可编程逻辑电路和片外存储器一起，形成一个功能强大的数字逻辑处理系统。
[0020]片上可编程逻辑电路。用户根据自己的要求，在Altera Quartus II开发环境下，用任何一个HDL语言(如VHDL或Verilog)，编写需要的逻辑电路后，编译并生成用户设计的逻辑电路的固件，通过JTAG接口下载到FPGA中进行在线调试。调试通过后的固件，可通过AS接口下载并保存到Flash存储器中，这样FPGA上电后，系统自动配置，形成用户设计的可编程逻辑电路。由于是用户自己设计的，可以实现用户需要的功能，如读取外部实验电路的输入信号，输出逻辑或时序信号去控制外部实验电路或系统，也可以方便地控制CameraLink电路,模拟Camera Link相机的成像控制功能,或者直接设计成(XD时序发生器,实现C⑶相机的成像控制，还可以实现与外部计算机系统的通讯和高速数据传输。
[0021]SRAM电路。由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接。如果使用2片16位SRAM，则只要将它们拼成一片32位SRAM的形式，直接与32位的Avalon数据总线挂接即可。但如果采用I片16位SRAM，则需要设计一个16位宽度的数据总线的SRAM IP核，并在设计Nios II CPU时将该16位的SRAM IP核挂接到Avalon总线上。
[0022]Camera Link接口电路。这种传输接口电路能将并行的图像数据转换成高速串行信号并以LVDS形式通过双绞线高速传输出去。从FPGA输出的高速数据经过数据缓冲器和DS90CR287芯片的转换和驱动，通过连接器MDR26和Camera Link电缆，传输到图像工作站(或PC机)中的Camera Link图像采集卡的对应接收电路中，图像采集卡还从该电缆中提取LVAD、FVAD、DVAD信号，用作高速数据恢复时的同步信号。由于Camera Link接口电路中的串行异步通讯电路与软核CPU挂接的UART接口电路相连接，这样外部计算机系统就可以通过RS232标准的UART与Nios II CPU进行数据通讯。外部计算机系统也可以通过4个相机控制(CC)信号对FPGA的片上可编程逻辑电路进行直接的控制。
[0023]稳压电源电路。本电路米用外部一个+5V的直接输入电源,使用一个3.3V、一个
2.5V和一个1.2V共三个低压差的固定三端集成稳压器和一些磁珠、电感器和电容器构成的电源滤波电路组成，为该电路中的全部电路提供稳定且低噪声的电能。
[0024]本实用新型的有益效果是:一种基于FPGA的Camera Link接口实验与开发系统，可以直接通过Camera Link接口电缆与外部计算机系统连接,用作学习基于FPGA的CameraLink相机控制和Channel Link高速数据传输的嵌入式系统的实验平台或实际CCD相机系统的开发板，还可以直接通过USB下载电缆与外部计算机连接，用作学习FPGA编程及应用技术的实验电路板或实际FPGA应用系统的开发板。
【专利附图】
【附图说明】
[0025]图1是本实用新型系统结构图；
[0026]图2是本实用新型的模块连接图；
[0027]图3是本实用新型实施例2的模块连接图；
[0028]图4是本实用新型实施例3的模块连接图。
【具体实施方式】
[0029]下面结合附图和具体实施例，对本实用新型作进一步说明。
[0030]实施例1:如图1-2所示，一种基于FPGA的Camera Link接口实验与开发系统，包括一块基于FPGA的Camera Link接口实验与开发电路板,所述基于FPGA的Camera Link接口实验与开发电路板包括FPGA器件、FPGA周边电路、板间I/O接口电路、Camera Link电路和稳压电源电路；所述的基于FPGA的Camera Link接口实验与开发电路板上的稳压电源电路与外部+5V直流电源连接，FPGA周边电路中的JTAG接口和AS接口通过USB下载电缆连接至外部计算机系统的USB接口，Camera Link电路通过Camera Link电缆连接至外部计算机系统中的Camera Link图像采集卡,板间I/O接口电路连接至外部实验与控制系统。
[0031]所述FPGA器件内部电路包括片上系统管理与控制电路、片上可编程逻辑电路、Nios II CPU、片上PIO电路；片上系统管理与控制电路和FPGA周边电路相连接，同时与片上可编程逻辑电路和Nios II CPU相连接，片上可编程逻辑电路分别与Nios II CPU和片上PIO电路相连接，片上PIO电路分别与板间I/O接口电路、Camera Link电路相连接。
[0032]所述FPGA周边电路包括SRAM电路、时钟驱动及CPU复位电路、Flash存储器、AS接口电路、JTAG接口电路；SRAM电路由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接；时钟驱动及CPU复位电路输出的4路时钟信号和I个CPU复位信号连接至FPGA器件的5个时钟输入引脚；Flash存储器与AS接口电路相连接之后再与FPGA器件的片上系统管理与控制电路中的配置电路弓I脚相连，Flash存储器采用一片EPCS4SI8器件，AS接口电路包括一个10引脚的插座、配置指示电路和重配置按钮JTAG接口电路连接到FPGA器件的片上系统管理与控制电路中的JTAG调试电路，JTAG接口电路包括一个10引脚的插座、一个简单的电阻与肖特基二极管构成的限幅电路。
[0033]所述板间I/O接口电路包括板间I/O连接器、输出缓冲器和输出连接器；板间I/O连接器与FPGA器件上的片上PIO电路相连接，输出缓冲器的数据输入端和通道使能端连接至片上PIO电路的输出引脚，输出缓冲器的输出端与输出连接器顺序连接，板间I/O连接器与输出连接器均与外部实验与控制系统相连。
[0034]所述Camera Link电路包括CL时钟选择电路、数据缓冲器和Camera Link接口电路；CL时钟选择电路的输入端与FPGA器件上的片上PIO电路的输出端相连接，CL时钟选择电路的输出端连接至Camera Link接口电路中的Channel Link驱动器的时钟输入引脚和电源关断控制引脚；数据缓冲器的数据输入端和通道使能端与FPGA器件上的片上PIO电路的输出端相连接，数据缓冲器的输出端与Camera Link接口电路中的Channel Link驱动器的数据输入端相连接；Camera Link接口电路包括Channel Link驱动器、低压差分信号LVDS收发器件，图像数据上传的Channel Link驱动器采用DS90CR287，LVDS收发器件采用DS90LV048 与 DS90LV047，Channel Link 驱动器和 LVDS 收发器件通过 Camera Link 电缆与外部计算机系统中的Camera Link图像采集卡相连。
[0035]所述稳压电源电路包括3.3V稳压电源电路、2.5V稳压电源电路和1.2V稳压电源电路与滤波电路，1.2V稳压电源电路的输入端接3.3V稳压电源电路的输出端，2.5V稳压电源电路的输入端接外部+5V直流电源的输出端；3.3V稳压电源电路的输出端分别连接至FPGA周边电路中的SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路的电源端、板间I/O接口电路中的输出缓冲器的电源端、Camera Link电路中的数据缓冲器、Camera Link接口电路的电源端；3.3V稳压电源电路输出端也连接至FPGA器件的3.3V电源引脚，2.5V稳压电源电路的输出端经过一个LC滤波电路连接至FPGA器件的时钟锁相环电路的电源引脚，1.2V稳压电源电路的输出端连接到FPGA器件的1.2V电源引脚。
[0036]所述基于FPGA的Camera Link接口实验与开发电路板中的元器件除去信号输入输出插座和供电插座外，其他兀器件均选用表贴封装的兀器件。
[0037]此实施例适用于将Camera Link接口当作一个纯粹的Channel Link高速数据传输通道进行大量数据高速上传的特定嵌入式数据系统开发之中，也适合于一些需要外部计算机(上位机)控制的嵌入式数字逻辑系统的开发之中。
[0038]实施例2:如图1图3所示，一种基于FPGA的Camera Link接口实验与开发系统，包括一块基于FPGA的Camera Link接口实验与开发电路板,所述基于FPGA的Camera Link接口实验与开发电路板包括FPGA器件、FPGA周边电路、板间I/O接口电路、Camera Link电路和稳压电源电路；所述的基于FPGA的Camera Link接口实验与开发电路板上的稳压电源电路与外部+5V直流电源连接，FPGA周边电路中的JTAG接口和AS接口通过USB下载电缆连接至外部计算机系统的USB接口，Camera Link电路通过Camera Link电缆连接至外部计算机系统中的Camera Link图像采集卡,板间I/O接口电路连接至外部(XD相机控制系统。
[0039]所述FPGA器件内部电路包括片上系统管理与控制电路、片上可编程逻辑电路、Nios II CPU、片上PIO电路；片上系统管理与控制电路和FPGA周边电路相连接，同时与片上可编程逻辑电路和Nios II CPU相连接，片上CXD时序发生器分别与Nios II CPU和片上PIO电路相连接，片上PIO电路分别与板间I/O接口电路、Camera Link电路相连接。片上CXD时序发生器是用户根据外部CCD相机控制系统要求采用HDL语言设计并生成的可编程逻辑电路。
[0040]所述FPGA周边电路包括SRAM电路、时钟驱动及CPU复位电路、Flash存储器、AS接口电路、JTAG接口电路；SRAM电路由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接；时钟驱动及CPU复位电路输出的4路时钟信号和I个CPU复位信号连接至FPGA器件的5个时钟输入引脚；Flash存储器与AS接口电路相连接之后再与FPGA器件的片上系统管理与控制电路中的配置电路弓I脚相连，Flash存储器采用一片EPCS4SI8器件，AS接口电路包括一个10引脚的插座、配置指示电路和重配置按钮JTAG接口电路连接到FPGA器件的片上系统管理与控制电路中的JTAG调试电路，JTAG接口电路包括一个10引脚的插座、一个简单的电阻与肖特基二极管构成的限幅电路。
[0041]所述板间I/O接口电路包括板间I/O连接器、输出缓冲器和输出连接器；板间I/O连接器与FPGA器件上的片上PIO电路相连接，输出缓冲器的数据输入端和通道使能端连接至片上PIO电路的输出引脚，输出缓冲器的输出端与输出连接器顺序连接，板间I/O连接器与输出连接器均与外部CCD相机控制系统。输出缓冲器和输出连接器将CCD时序发生器产生的CCD时钟信号和其它控制信号输出到外部CCD相机控制系统，I/O连接器则输入外部相机系统的CCD图像数据。
[0042]所述Camera Link电路包括CL时钟选择电路、数据缓冲器和Camera Link接口电路；CL时钟选择电路的输入端与FPGA器件上的片上PIO电路的输出端相连接，CL时钟选择电路的输出端连接至Camera Link接口电路中的Channel Link驱动器的时钟输入引脚和电源关断控制引脚；数据缓冲器的数据输入端和通道使能端与FPGA器件上的片上PIO电路的输出端相连接，数据缓冲器的输出端与Camera Link接口电路中的Channel Link驱动器的数据输入端相连接；Camera Link接口电路包括Channel Link驱动器、低压差分信号LVDS收发器件，图像数据上传的Channel Link驱动器采用DS90CR287，LVDS收发器件采用DS90LV048 与 DS90LV047，Channel Link 驱动器和 LVDS 收发器件通过 Camera Link 电缆与外部计算机系统中的Camera Link图像采集卡相连。
[0043]所述稳压电源电路包括3.3V稳压电源电路、2.5V稳压电源电路和1.2V稳压电源电路与滤波电路，1.2V稳压电源电路的输入端接3.3V稳压电源电路的输出端，2.5V稳压电源电路的输入端接外部+5V直流电源的输出端；3.3V稳压电源电路的输出端分别连接至FPGA周边电路中的SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路的电源端、板间I/O接口电路中的输出缓冲器的电源端、Camera Link电路中的数据缓冲器、Camera Link接口电路的电源端；3.3V稳压电源电路输出端也连接至FPGA器件的3.3V电源引脚，2.5V稳压电源电路的输出端经过一个LC滤波电路连接至FPGA器件的时钟锁相环电路的电源引脚，1.2V稳压电源电路的输出端连接到FPGA器件的1.2V电源引脚。
[0044]所述基于FPGA的Camera Link接口实验与开发电路板中的元器件除去信号输入输出插座和供电插座外，其他兀器件均选用表贴封装的兀器件。
[0045]此实施例适合于将该系统用作学习FPGA控制的Camera Link相机的实验平台或实际C⑶相机系统的开发板，还适合作为学习Camera Link协议的硬件实验平台。
[0046]实施例3:如图1图4所示,一种基于FPGA的Camera Link接口实验与开发系统，包括一块基于FPGA的Camera Link接口实验与开发电路板,所述基于FPGA的Camera Link接口实验与开发电路板包括FPGA器件、FPGA周边电路、板间I/O接口电路和稳压电源电路；所述的基于FPGA的Camera Link接口实验与开发电路板上的稳压电源电路与外部+5V直流电源连接，FPGA周边电路中的JTAG接口和AS接口通过USB下载电缆连接至外部计算机系统的USB接口，板间I/O接口电路连接至外部实验与控制系统。
[0047]所述FPGA器件内部电路包括片上系统管理与控制电路、片上可编程逻辑电路、Nios II CPU、片上PIO电路；片上系统管理与控制电路与FPGA周边电路相连接，同时与片上可编程逻辑电路和Nios II CPU相连接；片上可编程逻辑电路分别与Nios II CPU和片上PIO电路相连接，片上PIO电路与板间I/O接口电路相连接。
[0048]所述FPGA周边电路包括SRAM电路、时钟驱动及CPU复位电路、Flash存储器、AS接口电路、JTAG接口电路；SRAM电路由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接；时钟驱动及CPU复位电路输出的4路时钟信号和I个CPU复位信号连接至FPGA器件的5个时钟输入引脚；Flash存储器与AS接口电路相连接之后再与FPGA器件的片上系统管理与控制电路中的配置电路弓I脚相连，Flash存储器采用一片EPCS4SI8器件，AS接口电路包括一个10引脚的插座、配置指示电路和重配置按钮JTAG接口电路连接到FPGA器件的片上系统管理与控制电路中的JTAG调试电路，JTAG接口电路包括一个10引脚的插座、一个简单的电阻与肖特基二极管构成的限幅电路。
[0049]所述板间I/O接口电路包括板间I/O连接器、输出缓冲器和输出连接器；板间I/O连接器与FPGA器件上的片上PIO电路相连接，输出缓冲器的数据输入端和通道使能端连接至片上PIO电路的输出引脚，输出缓冲器的输出端与输出连接器顺序连接，板间I/O连接器与输出连接器均与外部实验与控制系统相连。
[0050]所述稳压电源电路包括3.3V稳压电源电路、2.5V稳压电源电路和1.2V稳压电源电路与滤波电路，1.2V稳压电源电路的输入端接3.3V稳压电源电路的输出端，2.5V稳压电源电路的输入端接外部+5V直流电源的输出端；3.3V稳压电源电路的输出端分别连接至FPGA周边电路中的SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路的电源端、板间I/O接口电路中的输出缓冲器的电源端；3.3V稳压电源电路输出端也连接至FPGA器件的3.3V电源引脚，2.5V稳压电源电路的输出端经过一个LC滤波电路连接至FPGA器件的时钟锁相环电路的电源引脚，1.2V稳压电源电路的输出端连接到FPGA器件的1.2V电源引脚。
[0051]所述基于FPGA的Camera Link接口实验与开发电路板中的元器件除去信号输入输出插座和供电插座外，其他兀器件均选用表贴封装的兀器件。
[0052]此实施例适合于用作学习FPGA编程技术的硬件实验平台，还适合于一些不需要与上位机通讯的自主工作的嵌入式系统开发之中。
[0053]上面结合附图对本实用新型的具体实施例作了详细说明，但是本实用新型并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。
【权利要求】
1.一种基于FPGA的Camera Link接口实验与开发系统，其特征在于:包括一炔基于FPGA的Camera Link接口实验与开发电路板,所述基于FPGA的Camera Link接口实验与开发电路板包括FPGA器件、FPGA周边电路、板间I/O接口电路、Camera Link电路和稳压电源电路；所述的基于FPGA的Camera Link接口实验与开发电路板上的稳压电源电路与外部+5V直流电源连接，FPGA周边电路中的JTAG接口和AS接口通过USB下载电缆连接至外部计算机系统的USB接口，Camera Link电路通过Camera Link电缆连接至外部计算机系统中的Camera Link图像采集卡，板间I/O接口电路连接至外部实验与控制系统。
2.根据权利要求1所述的一种基于FPGA的CameraLink接口实验与开发系统,其特征在于:所述FPGA器件内部电路包括片上系统管理与控制电路、片上可编程逻辑电路、Nios II CPU、片上PIO电路；片上系统管理与控制电路和FPGA周边电路相连接，同时与片上可编程逻辑电路和Nios II CPU相连接，片上可编程逻辑电路分别与Nios II CPU和片上PIO电路相连接，片上PIO电路分别与板间I/O接口电路、Camera Link电路相连接。
3.根据权利要求1所述的一种基于FPGA的CameraLink接口实验与开发系统,其特征在于:所述FPGA周边电路包括SRAM电路、时钟驱动及CPU复位电路、Flash存储器、AS接口电路、JTAG接口电路；SRAM电路由I片或2片16位SRAM构成，SRAM与FPGA器件内部的Nios II CPU的Avalon数据总线、地址总线和控制总线相连接；时钟驱动及CPU复位电路输出的4路时钟 信号和I个CPU复位信号连接至FPGA器件的5个时钟输入引脚；Flash存储器与AS接口电路相连接之后再与FPGA器件的片上系统管理与控制电路中的配置电路引脚相连，Flash存储器采用一片EPCS4SI8器件，AS接口电路包括一个10引脚的插座、配置指示电路和重配置按钮JTAG接口电路连接到FPGA器件的片上系统管理与控制电路中的JTAG调试电路，JTAG接口电路包括一个10引脚的插座、一个简单的电阻与肖特基二极管构成的限幅电路。
4.根据权利要求1所述的一种基于FPGA的CameraLink接口实验与开发系统,其特征在于:所述板间I/O接口电路包括板间I/O连接器、输出缓冲器和输出连接器；板间I/O连接器与FPGA器件上的片上PIO电路相连接，输出缓冲器的数据输入端和通道使能端连接至片上PIO电路的输出引脚，输出缓冲器的输出端与输出连接器顺序连接，板间I/O连接器与输出连接器均与外部实验与控制系统相连。
5.根据权利要求1所述的一种基于FPGA的CameraLink接口实验与开发系统，其特征在于:所述Camera Link电路包括CL时钟选择电路、数据缓冲器和Camera Link接口电路；CL时钟选择电路的输入端与FPGA器件上的片上PIO电路的输出端相连接，CL时钟选择电路的输出端连接至Camera Link接口电路中的Channel Link驱动器的时钟输入引脚和电源关断控制引脚；数据缓冲器的数据输入端和通道使能端与FPGA器件上的片上PIO电路的输出端相连接，数据缓冲器的输出端与Camera Link接口电路中的Channel Link驱动器的数据输入端相连接；Camera Link接口电路包括Channel Link驱动器、低压差分信号LVDS收发器件，图像数据上传的Channel Link驱动器采用DS90CR287，LVDS收发器件采用DS90LV048 与 DS90LV047，Channel Link 驱动器和 LVDS 收发器件通过 Camera Link 电缆与外部计算机系统中的Camera Link图像采集卡相连。
6.根据权利要求1所述的一种基于FPGA的CameraLink接口实验与开发系统,其特征在于:所述稳压电源电路包括3.3V稳压电源电路、2.5V稳压电源电路和1.2V稳压电源电路与滤波电路，1.2V稳压电源电路的输入端接3.3V稳压电源电路的输出端，2.5V稳压电源电路的输入端接外部+5V直流电源的输出端；3.3V稳压电源电路的输出端分别连接至FPGA周边电路中的SRAM电路、时钟驱动及CPU复位电路、Flash存储器与AS接口电路、JTAG接口电路的电源端、板间I/O接口电路中的输出缓冲器的电源端、Camera Link电路中的数据缓冲器、Camera Link接口电路的电源端；3.3V稳压电源电路输出端也连接至FPGA器件的.3.3V电源引脚，2.5V稳压电源电路的输出端经过一个LC滤波电路连接至FPGA器件的时钟锁相环电路的电源引 脚，1.2V稳压电源电路的输出端连接到FPGA器件的1.2V电源引脚。
【文档编号】H04N5/77GK203761518SQ201420018844
【公开日】2014年8月6日 申请日期:2014年1月13日 优先权日:2014年1月13日
【发明者】李彬华, 卢家莉, 刘玲, 李达伦 申请人:昆明理工大学