基于可编程片上系统的shdsl高速率传输模块的制作方法
【专利摘要】本实用新型公开了一种基于可编程片上系统的SHDSL高速率传输模块，其特征在于，包括：SOPC可编程片上系统，其上有嵌入MicroBlaze软核的可编程逻辑处理芯片FPGA和异步收发传输器，且SOPC可编程片上系统分别与闪存FLASH、SDRAM控制器、管理信息接口、扩展业务接口相互连接；SHDSL处理单元，与SOPC可编程片上系统、环路接口相互连接。本实用新型因减少了元件和外部总线，使硬件设计得到优化，成本得到控制，且基于可编程的FPGA的设计，能提供多种接口，通用性更强。
【专利说明】
【技术领域】
[0001] 本实用新型涉及一种SHDSL技术标准，具体涉及一种基于可编程片上系统的 SHDSL高速率传输模块。 基于可编程片上系统的SHDSL高速率传输模块
【背景技术】
[0002] SHDSL (Symmetrical High bite Digital SubscriberLine)对称高速数字用户线 路是由ITU-T定义的在单对双绞线上提供传输双向对称带宽数据业务的一种技术，符合国 际电联G. 991. 2推荐标准。线路编码调制方式使用格栅编码脉冲幅度调制（TC-PAM)，该编 码技术性能优越，压缩了传输频谱，提高了抗噪性能。
[0003] 目前，随着视频业务传输、大文件传输等需求的迅速提升，对传输带宽提出了更高 的要求。目前，采用SHDSL技术能够传输的最高速率为8192kbit/s，调制采用64电平，也不 能完全满足宽带用户的需求。
[0004] 当前的S0PC可编程片上的系统，大多采用CPU或CPU+FPGA/CPLD模式来完成，采 用单CPU模式，各模块都需要共享CPU的带宽和处理能力，且提供的应用接口太少，通用性 不强，无法满足人们日益增长的需要；采用CPU+FPGA/CPLD模式，因添加了 FPGA/CPLD，成本 上提高了，且CPU与FPGA/CPLD之间的连接方式大多采用外部总线连接，相对于内部总线， 其总线的接收和传递数据上可以有较大的提高空间。 实用新型内容
[0005] 本实用新型设计开发了一种基于可编程片上系统的SHDSL高速率传输模块。本实 用新型在S0PC可编程片上系统中，将MicroBlaze软核处理器嵌入到可编程逻辑处理芯片 FPGA中，相对于以往的技术，减少了硬件连接的外部总线，使硬件设计得到优化；在技术上 减少了芯片，成本得到了控制；且扩展业务接口提供多种接口模式，使模块的通用性更强。
[0006] 本实用新型提供的技术方案为：
[0007] -种基于可编程片上系统的SHDSL高速率传输模块，其特征在于，包括：
[0008] S0PC可编程片上系统（1),其上有嵌入MicroBlaze软核（11)的可编程逻辑处理 芯片FPGA (13)和异步收发传输器（12)，且所述S0PC可编程片上系统（1)与闪存FLASH (6)、 SDRAM控制器（7)相互连接，所述MicroBlaze (11)软核与管理信息接口（3)相互连接，所述 可编程逻辑处理芯片FPGA(13)与扩展业务接口（4)相互连接，用来对数据进行接收、分析、 存储、控制、传输；
[0009] SHDSL处理单元（2)，其与S0PC可编程片上系统（1)、环路接口（5)相互连接，用来 接收S0PC可编程片上系统（1)传输的数据，并对所接收的数据进行封装、编码、处理，并将 处理完成数据通过环路接口（5)输出。
[0010] 优选的是，所述的S0PC可编程片上系统（1)上嵌入MicroBlaze软核（11)的可编 程逻辑处理芯片FPGA(13)和异步收发传输器（12)相互连接。
[0011] 优选的是，所述SHDSL处理单元（2)包含并行控制接口（21)、RAM随机存储器 (22) 、嵌入式控制器（23)、数字前端DSP处理器（24)、模拟/数字转换器（25)、数字/模拟 转换器（26)、回波抵消单元（27)、线路驱动单元（28)、线路接口（29)、AUX接口（210)、SDI 串行数据接口（211)、时钟单元（212)、成帧/解帧（213)。
[0012] 优选的是，所述并行控制接口（21)分别与RAM随机存储器（22)、嵌入式控制器 (23) 相互连接；且
[0013] 所述嵌入式控制器（23)分别与数字前端DSP处理器（24)、SDI串行数据接口 (211)、时钟单元（212)、成帧/解帧（213)相互连接，且
[0014] 所述SDI串行数据接口（211)分别与AUX接口（210)、成帧/解帧（213)相互连 接，成帧/解帧（213)与数字前端DSP处理器（24)相互连接，且
[0015] 所述数字前端DSP处理器（24)分别与模拟/数字转换器（25)、数字/模拟转换器 (26)相连接，模拟/数字转换器（25)与回波抵消单元（27)相连接，且
[0016] 所述线路驱动单元（28)分别与数字/模拟转换器（26)、回波抵消单元（27)相连 接，回波抵消单元（27)、线路驱动单元（28)均与线路接口（29)相互连接。
[0017] 优选的是，所述的MicroBlaze软核（11)通过并行总线与并行控制接口（21)相互 连接，所述的可编程逻辑处理芯片FPGA(13)通过TDM总线AUX接口（211)相互连接。
[0018] 优选的是，所述的SHDSL处理单元（2)通过线路接口（29)与环路接口（5)相互连 接。
[0019] 优选的是，所述的扩展业务接口（5)提供语音、以太网、V.35、A和E1/E2等多种接 □。
[0020] 优选的是，所述的SHDSL处理单元2提供实现扩展128TC-PAM的调制电平，采用 128TC-PAM的调制电平时每个信号符号承载6个比特数据，从而可以实现最大15296kbit/s 传输速率。
[0021] 本实用新型所述的基于可编程片上系统的SHDSL高速率传输模块，通过在S0PC可 编程系统上，将MicroBlaze软核处理器嵌入到可编程逻辑处理芯片FPGA中的硬件改进，减 少了外部总线的使用，使硬件设计得到优化；与此同时，该技术改进在技术上减少了芯片， 成本得到了控制；且扩展业务接口提供多种接口模式，使模块的通用性更强。在SHDSL处理 单元，实现了 128PC-PAM的调制电平，每个信号符号承载6个比特数据，从而可以实现最大 15296kbit/s传输速率。
【专利附图】
【附图说明】
[0022] 图1为本实用新型所述的基于可编程片上系统的SHDSL高速率传输模块结构示意 图。
【具体实施方式】
[0023] 下面结合附图对本实用新型做进一步的详细说明，以令本领域技术人员参照说明 书文字能够据以实施。
[0024] 如图1所示，一种基于可编程片上系统的SHDSL高速率传输模块，包括：S0PC可编 程片上系统（1)，其上有嵌入MicroBlaze软核（11)的可编程逻辑处理芯片FPGA(13)和异 步收发传输器（12)，且S0PC可编程片上系统（1)与闪存FLASH (6)、SDRAM控制器（7)相互 连接，MicroBlaze(ll)软核与管理信息接口（3)相互连接，可编程逻辑处理芯片FPGA(13) 与扩展业务接口（4)相互连接；用来对数据进行接收、分析、存储、控制、传输；SHDSL处理单 元（2)，其与S0PC可编程片上系统（1)、环路接口（5)相互连接，用来接收S0PC可编程片上 系统（1)传输的数据，并对所接收的数据进行封装、编码、处理，并将处理完成数据通过环 路接口（5)输出。
[0025] 所述的S0PC可编程片上系统（1)，嵌入Micr〇BlaZe(ll)软核的可编程逻辑处理芯 片FPGA(13)芯片与异步收发传输器（12)相连。MicroBlaze软核（11)完成的功能是通过 并行总线与SHDSL处理单元（2)信息交互，上电后将固件下载到SHDSL处理单元（2)，调用 高速率模式，管理与控制SHDSL处理单元（2)从预启动模式进入数据模式的进程，待SHDSL 处理单元同步后传输管理信息数据。异步收发传输器（12)完成的功能是完成异步串行数 据的收发。可编程逻辑处理芯片FPGA (13)完成SHDSL处理单元2与扩展业务接口 4的转接 与信号驱动，若与扩展业务接口 4中的PHY相连，完成以太网MAC的功能，实现HDLC的格式 的TDM数据与MII格式的数据的转换；若与V. 35接口、A接口和E1/E2接口相连，完成TDM 数据的透明传输。
[0026] 所述的SHDSL处理单元（2)包含并行控制接口（21)、RAM随机存储器（22)、嵌 入式控制器（23)、数字前端DSP处理器（24)、模拟/数字转换器（25)、数字/模拟转换器
[26] 、回波抵消单元（27)、线路驱动单元（28)、线路接口（29)、AUX接口（210)、SDI串行数 据接口（211)、时钟单元（212)、成帧/解帧（213)。并行控制接口（21)分别与RAM随机存 储器（22)、嵌入式控制器（23)相互连接；且嵌入式控制器（23)分别与数字前端DSP处理 器（24)、SDI串行数据接口（211)、时钟单元（212)、成帧/解帧（213)相互连接，SDI串行 数据接口（211)分别与AUX接口（210)、成帧/解帧（213)相互连接，成帧/解帧（213)与 数字前端DSP处理器（24)相互连接，数字前端DSP处理器（24)分别与模拟/数字转换器 (25)、数字/模拟转换器（26)相互连接，模拟/数字转换器（25)与回波抵消单元（27)相 互连接，线路驱动单元（28)分别与数字/模拟转换器（26)、回波抵消单元（27)相互连接， 回波抵消单元（27)、线路驱动单元（28)均与线路接口（29)相互连接。
[0027] SHDSL处理单元2实现基于ITU组织的G. 99L 2、G. 994. 1、G. 997. 1协议规定的数 据处理和扩展TC-PAM调制解调功能。其中扩展TC-PAM实现128TC-PAM的调制电平。采用 128TC-PAM的调制电平时每个信号符号承载6个比特数据，从而可以实现最大15296kbit/s 传输速率。
[0028] 所述的MicroBlaze软核（11)通过并行总线与SHDSL处理单元⑵中的所述的并 行接口（21)相互连接。
[0029] 所述的可编程逻辑处理芯片FPGA (13)通过TDM总线与SHDSL处理单元（2)中的 AUX接口（211)相互连接。
[0030] 所述的扩展业务接口（5)提供语音、以太网、V. 35、A和E1/E2等多种接口。
[0031] 实施例，以管理信息和扩展业务接口中的以太网数据为例的流程如下：
[0032] 业务数据向模拟网络发送的方向：以太网接口的高速数据流通过扩展业务接口 (5)进入可编程逻辑处理芯片FPGA (13)，可编程逻辑处理芯片FPGA (13)将该数据流通过 TDM总线经AUX接口、SDI数据串行接口传输给成帧/解帧（213);异步收发传输器（12)将 管理信息接口（3)的数据通过收发通道传输给Microblaze软核（11)，被Microblaze软核 (11)通过并行控制接口（21)以并行字节的形式写给SHDSL处理单元（2)中的成帧/解帧 (213)。成帧/解帧（213)将两路数据封装成串行SHDSL帧，再传输给数字前端DSP处理器 (24)，数字前端DSP处理器（24)先将串行SHDSL帧数据变换成串行随机码，然后将串行随 机码进行串并转换和电平映射处理，再将处理后的数据经过预编码、频谱整形后传输给DAC 数字/模拟转换器（26)进行转换，经线路驱动单元（28)、线路接口（29)，由网络接口（5) 输出到模拟网络。
[0033] 管理信息和扩展业务接口接收模拟网络的数据，是发送方向的逆运算。
[0034] 本实用新型所述的基于可编程片上系统的SHDSL高速率传输模块，在S0PC可编程 系统上，将MicroBlaze软核处理器嵌入到可编程逻辑处理芯片FPGA芯片中，改变了传统的 硬件通过外部总线相连接的方式。相对于以往的技术，减少了外部总线，使硬件设计得到优 化；在技术上减少了芯片，成本得到了控制；且扩展业务接口提供多种接口模式，使模块的 通用性更强。在SHDSL处理单元，实现了 128PC-PAM的调制电平，每个信号符号承载6个比 特数据，从而可以实现最大15296kbit/s传输速率。
[0035] 这里值得注意的是，本实用新型提供的基于可编程片上系统的SHDSL高速率传输 模块仅仅保护的是在将其中的可编程逻辑处理芯片FPGA进行硬件改进后的模块内的各个 接口之间的硬件连接关系，通过对可编程逻辑处理芯片FPGA的硬件改进减少了外部总线 的使用，使硬件设计得到优化，并未对涉及到软件程序的参与或改进。
[0036] 尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中 所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言， 可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实 用新型并不限于特定的细节和这里示出与描述的图例。
【权利要求】
1. 一种基于可编程片上系统的SHDSL高速率传输模块，其特征在于，包括： SOPC可编程片上系统（1)，其上有嵌入MicroBlaze软核（11)的可编程逻辑处理芯片 FPGA (13)和异步收发传输器（12)，且 所述S0PC可编程片上系统（1)与闪存FLASHY)、SDRAM控制器（7)相互连接，所述 MicroBlaze软核（11)与管理信息接口（3)相互连接，所述可编程逻辑处理芯片FPGA(13) 与扩展业务接口（4)相互连接； SHDSL处理单元（2)，其与S0PC可编程片上系统（1)、环路接口（5)相互连接。
2. 如权利要求1所述的基于可编程片上系统的SHDSL高速率传输模块，其特征在于， 所述的S0PC可编程片上系统（1)上嵌入MicroBlaze软核（11)的可编程逻辑处理芯片 FPGA (13)和异步收发传输器（12)相互连接。
3. 如权利要求1所述的基于可编程片上系统的SHDSL高速率传输模块，其特征在于，所 述SHDSL处理单元（2)包含并行控制接口（21)、RAM随机存储器（22)、嵌入式控制器（23)、 数字前端DSP处理器（24)、模拟/数字转换器（25)、数字/模拟转换器（26)、回波抵消单 元（27)、线路驱动单元（28)、线路接口（29)、AUX接口（210)、SDI串行数据接口（211)、时 钟单元（212)、成帧/解帧（213)。
4. 如权利要求3所述的基于可编程片上系统的SHDSL高速率传输模块，其特征在于，所 述并行控制接口（21)分别与RAM随机存储器（22)、嵌入式控制器（23)相互连接；且 所述嵌入式控制器（23)分别与数字前端DSP处理器（24)、SDI串行数据接口（211)、 时钟单元（212)、成帧/解帧（213)相互连接，且 所述SDI串行数据接口（211)分别与AUX接口（210)、成帧/解帧（213)相互连接，成 帧/解帧（213)与数字前端DSP处理器（24)相互连接，且 所述数字前端DSP处理器（24)分别与模拟/数字转换器（25)、数字/模拟转换器（26) 相连接，模拟/数字转换器（25)与回波抵消单元（27)相连接，且 所述线路驱动单元（28)分别与数字/模拟转换器（26)、回波抵消单元（27)相连接，回 波抵消单元（27)、线路驱动单元（28)均与线路接口（29)相连接。
5. 如权利要求1或2所述的基于可编程片上系统的SHDSL高速率传输模块，其特征在 于，所述的S0PC可编程片上系统（1)上的MicroBlaze软核（11)通过并行总线与并行控制 接口（21)相互连接，所述的可编程逻辑处理芯片FPGA(13)通过TDM总线与AUX接口（211) 相互连接。
6. 如权利要求1或3所述的基于可编程片上系统的SHDSL高速率传输模块，其特征在 于，所述的SHDSL处理单元（2)通过线路接口（29)与环路接口（5)相互连接。
【文档编号】H04L12/02GK203911942SQ201420283835
【公开日】2014年10月29日 申请日期:2014年5月29日 优先权日:2014年5月29日
【发明者】颜兴茂, 刘丹, 肖东海, 龚剑, 阮胜宽 申请人:绵阳灵通电讯设备有限公司