专利名称：可重组的可编程数字滤波器结构的制作方法
在发信机与一个或多个收信机之间的信息通信模式可藉地面广播、卫星和/或电缆等方式完成。这种通信的信息包括，例如，模拟NTSC电视信号、数字HDTV(高清晰度)电视信号、以及数字移动电话信号等。由于多路径效应或其它信号传输效应，接收到的信号相对于发射信号可能有失真。众所周知，接收机中的这种失真可藉助于适当的均衡滤波器被降至最小。尤其是，所谓的消重影滤波器就可用作为多路径均衡滤波器以减小电视接收机中显示的多路径失真。以数字电路形式完成的这种消重影滤波器的一个实例在于1991年11月11日颁发给Dieterich等人的美国专利5，065，242中被揭示。
每个单个电视机、移动电话或其它类型的通信接收机的消重影滤波器或其它类型的均衡滤波器的特定滤波特性最好是为该具体接收机定做的以便有效地把接收信号的失真减至最小。然而，电视机和移动电话均是大批量生产的产品，其成本必须减到最小。所需要的是单片集成电路技术，它允许一个或多个这种芯片有效地和经济地制成具有消重影滤波器或其它类型均衡滤波器特性的可重组的可编程数字滤波器，它们可以分别被定制以用于任何类型通信设备的每个独自的接收机中。
本发明涉及可做成集成电路的滤波器结构。此结构包含与第一和第二输入加权的数字滤波器单元相结合的多路复用器装置，每个单元有已知个数的倍乘系数抽头，它可提供可重组可编程的适合于用作为消重影滤波器的数字滤波器。第一和第二数字滤波器单元可用这种结合方式组成，用作为具有已知个数的复数倍乘系数的单个复数数字滤波器单元以用于复数采样输入信号，或者代之以两个数字滤波器单元中至少有一个可用这种结合方式组成，用作为具有两倍于已知个数的实乘数系数的分开的实数数字滤波器单元以用于实数采样输入信号。
图1显示了适用于有效地做成具有n个滤波器节的可重组的可编程数字滤波器结构的(n+1)节超大规模集成电路芯片(VLSI)的结构，而图1a显示了采用多个这种芯片的布置;
图2显示了在图1的n阶滤波器的每一节中采用的一对实系数有限冲击响应(FIR)滤波器单元的第一种配置，而图2a是表示其运行的时序图;
图3显示了在图1的n阶滤波器的每一节中采用的一对实系数FIR滤波器单元的第二种配置，而图3a是表示其运行的时序图;以及图4a、4b和5到12详细地显示了适合于作为消重影滤波器和/或均衡滤波器的各种滤波器的说明例，它们中的每一个都可藉一个单个全局(global)节和三个相同构造的滤波器节的不同的可编程组合被做在VLSI芯片上。
用于HDTV或NTSC信号的数字信道均衡和消重影滤波器必须适合于正在接收的信道中的前重影、后重影以及其它线性的信道损伤的任意组合。需要这些滤波器型式并采用各种算法以完成减弱后重影和前重影以及信道均衡。信道均衡由稠密的有限冲击响应(FIR)滤波器完成;消除后重影由稀疏无限冲击响应(IIR)滤波完成而消除前重影由稀疏有限冲击响应(FIR)滤波器完成。更进一步地，数字化的NTSC信号的值只由实数值所确定，并且只需要实数数字滤波器，而数字化的HDTV信号是复数，并且需要复数数字滤波器。本发明针对于多用的滤波器结构，它们能使上述滤波器模式的各种组合在单个VLSI芯片上构成而不用实际地重做芯片。这提供了廉价的单个滤波器集成电路(IC)，它允许对已知的输入信号选择最佳滤波器拓扑结构。
现在参考图1，图上显示了分成(n+1)个子区域的VLSI芯片100的区域，它包括一个单个IIR输入和全局节子区域和滤波器节(FS)子区域1到n，其中所有滤波器节都有相同的结构。数据输入总线把输入数据提供给FIR组合中的被变换结构的滤波器。IIR输出总线把IIR加法器的输出提供给制成IIR滤波器的被变换结构的滤波器的输入端。总线被表示成双向的，这是由于可组合的多芯片系统可把IIR加法器装在这n个芯片的任意片上。原则上，n可以小到等于1(也就是，VLSI芯片100可能只包含一个单个滤波器节)。然而，实际上，n值通常大于1(即VLSI芯片100通常包含已知的多个滤波器节)。在一个实际设计的VLSI芯片中，n值是5。然而，在用图描述本发明时，假定在图4a、4b和5到12中所示的例子中，n值仅为3。
芯片100的n个滤波器节中的每一个包括一对输入加权滤波器单元102T和102B，如图1所示。此外，这n个滤波器节中的每一个还包含了其它结构，它们包括输入多路转接器、路由选择多路转接器寄存器和大容量延时装置，它们在图1上均未示出，但可结合图2、2a、3、3a、4a、4b和5到12，在以后详细地显示和描述。芯片100的IIR输入和全局节可结合图4a、4b和5到12在以后详细地显示和描述，它包括路由选择多路转接器以及其它结构，以用来(a)可选择地内部连接n个滤波器节，(b)可选择地将n个滤波器节中的全部或部分作为FIR滤波器运行，或不运行，和/或将n个滤波器节中的全部或部分作为IIR滤波器运行或不运行，以及(c)可选择地控制滤波器级输出，该输出被转送到芯片100的级联输出。
对需要用n个或更少的滤波器节构成消重影滤波器和/或均衡滤波器的情况，一个单个芯片100就是所需要的全部。对于需要用多于n个滤波器节构成消重影和/或均衡滤波器的情况，给定的多个芯片100-1到100-m可以级联，如图1a所示。在这种情况下，除了最后一个芯片100-m以外，每个芯片的级联输出都被转送，以作为除了第一个芯片100-1以外的每个芯片的级联输入。
滤波器单元102T和102B的复数和实数组合一对滤波器单元102T和102B被可选地配置成对复数输入信号作为具有已知个数的抽头的单个复系数输入加权数字滤波器运行，如图2所示，或者配置成对两个独立的实数输入信号作为两个具有两倍的已知个数的抽头的独立的实系数输入加权数字滤波器运行，如图3所示，再或者配置成对四个独立的实数输入信号作为四个具有已知个数的抽头的独立的实系数输入加权数字滤波器运行。
现在参考图2，图上显示了上部的实系数FIR滤波器单元102T和与输入多路转接器200相连接的底部的实系数FIR滤波器单元102B，再参考图2a，它是表示图2结构的运行时序图。滤波器单元102T和102B中的每一个是具有两个乘法累加器寄存器的多抽头输入加权滤波器，这两个寄存器与每个抽头相连接，如图2所示。例如，输入信号是由电视信号视频源提供，而输出信号被加到电视信号接收机的视频信号处理电路。接连不断的实部(R)和虚部(I)输入数据样本分别以等于滤波器时钟(CLK)速率的一半的已知采样速率被加到多路转接器200的第一和第二输入端。多路转接器200响应于加到其开关(S)输入端的时钟，在每个接连的采样周期(在图2a中表示为SP)的第一时钟周期期间，把实部输入数据样本转送到两个滤波器单元102T和102B的输入端，并在每个接连的采样周期的第二时钟周期期间，把虚部输入数据样本转送到两个滤波器单元102T和102B的输入端。尽管未在图2上特别显示出来，在第一时钟周期期间，适当取值的倍乘系数R被加到与滤波器单元102T的每个抽头和滤波器单元102B的每个抽头相连接的两个乘法累加器寄存器中的第一个上。在第二时钟周期期间，适当取值的倍乘系数的负值-I被加到与滤波器单元102T的每个抽头相连接的两个乘法累加器寄存器中的第二个上，以及适当取值的倍乘系数R被加到与滤波器单元102B的每个抽头相连接的两个乘法累加器寄存器中的第二个上。
复数倍乘系数值C包含实部值R和虚部值I，复数输入样本i也包含实部值R和虚部值I。因此复数倍乘系数C与复数输入样本i的乘积(R+jI)c(R+jI)i等于(RcRi-IcIi)+j(RcIi+IcRi)。通常需要四个数字滤波单元来完成所包括的复数乘积运算。然而，滤波器单元102T和102B，藉使用时间复用系数和抽头间的两个乘法累加器寄存器，允许只用两个滤波器单元102T和102B完成所包括的复数乘积运算。
尤其是在每个采样周期的第一时钟周期期间，从滤波器102T给出的采样输出是RR，在每个采样周期的第二时钟周期期间，从滤波器102T的采样输出是-II。合在一起，它们代表了每个复数输出样本的实数部分，如在图2a的时序图上所示的EE。类似地，在每个采样周期的第一时钟周期期间，从滤波器102B给出的采样输出是RI，在每个采样周期的第二时钟周期期间，从滤波器102B的采样输出是IR。合在一起，它们代表了每个复数输出样本的虚数部分，如在图2a的时序图上所示的FF。
在所设计的芯片中，滤波器单元102T和102B中的每一个只包含三个抽头。为此，整个滤波器通常包含做在单个芯片上的多个级联滤波器单元，或者在某些情况下，做在多个级联的芯片上。前面滤波器节的相应滤波器单元102T的实数级联输出，被表示为E，可被转送到图2的滤波器单元102T的总和进入(Sumin)的输入端。类似地，前面滤波器节的相应滤波器单元102B的虚数级联输出，被表示为F，可被转送到图2的滤波器单元102B的总和进入的输入端。
在处理转送到输入加权滤波器单元102T或102B的总和进入输入样本值时，有两种可选择的方式。第一种方式，图2上未示出，是以与在任何滤波器节的一个输入加权滤波器单元102T或102B中内部处理方式相同的方式来处理总和进入值。更具体地，与滤波器单元102T和102B的每个抽头相连的复用的第一和第二乘法累加器寄存器将电流输入采样值与相关的系数值相乘，然后，在指定个数的时钟周期的延时后，将此乘积加到从前面的抽头转接到的相应的复用寄存器中的累加的总和值上。在第一种方式中，来自前面滤波器节的相应滤波器单元的复用输出EE或FF的，并进到给定滤波器节的滤波器单元的总和进入输入E或F，以复用形式直接被转送到给定的滤波器节。在这种情况下，该总和进入的输入的第一和第二时钟周期采样值分别地被加到第一乘法累加器寄存器的总和值上和与已知滤波器节的滤波器单元的第一抽头相连的第二乘法累加器寄存器的总和值上。在第二种方式中，示于图2，复用的输出EE和FF，在被转送到下一个滤波器节的E和F的总和进入滤波器单元输入端之前，先被信号分离。这是借助在寄存器202T和202B中把EE和FF输出延时一个时钟周期，然后在加法器204T和204B中把被延时的EE和FF输出加到未被延时的EE和FF输出上的方法而完成的。在该第二种方式中，来自加法器204T的RealOut(实数出口)的输出和来自加法器204B的ImagOut(虚数出口)的输出(在图2a中表示为Out(出口))只在每个采样周期SP的第一和第二时钟周期中的一个所选择的有效周期期间内才被转送(在图2a中表示为Out的V部分)，而在每个采样周期SP的第一和第二时钟周期中的未被选择的无效的周期期间内不被转送(在图2a中表示为Out的X部分)。每个采样周期SP的第一和第二时钟周期中的一个所选择的有效周期，对于加法器204T和204B来说，并不需要彼此相同。
现参考图3，图上显示了相同的上部的实系数FIR滤波器单元102T和底部的实系数FIR滤波器单元102B，在上述的图2中，它们是作为具有已知个数抽头的单个复系数输入加权数字滤波器进行复用运行的，被重新组合后，作为具有该已知个数两倍的抽头的两个独立的实系数输入加权数字滤波器进行复用运行。图3a是表示图3结构的运行时序图。
图3显示了与输入多路转接器300T相连的上部滤波器单元102T以及与输入多路转接器300B相连的底部的实系数FIR滤波器单元102B。如图2所显示和图2a所表示的，多路转接器300T和300B，每个以在本质上类似于上述的在多路转接器200中的方式运行，分别把滤波器单元102T和102B的Out(出口)输出在每个采样周期SP的第一时钟周期期间反馈到它们的总和进入输入端。并分别把前面滤波器节的相应滤波器单元的级联输出在每个采样周期SP的第二时钟周期期间转送到滤波器单元102T和102B的总和进入输入端。驱动GG输出的图3的滤波器单元102T和102B中的每一个，在连续的采样周期的第一时钟周期期间内进行的连续输入样本中的每一个第一次通过该滤波器的过程中，作为具有已知个数的实系数的输入加权滤波器运行(在第一时钟周期期间内GG输出的连续不断的样本，在图3a上被表示为P1)。各个滤波器单元102T和102B的GG输出的这些连续的样本P1中的每一个，借助各自的寄存器302T和302B经延时一个时钟周期以后，被反馈，并在连续的采样周期的第二时钟周期期间内第二次通过滤波器单元102T和102B(在第二时钟周期期间内GG输出的连续不断的样本，在图3a上被表示为P2)。图3的滤波器单元102T和102B，在连续的被延时的P1样本中的每个样本第二次通过过程中，再次作为具有已知个数的实系数的输入加权滤波器运行。因此，对于连续的输入样本，各个滤波器单元102T和102B中的每一个作为具有两倍的已知个数的实系数的输入加权滤波器运行，以得到连续的P2样本。在连续的采样周期的第一时钟周期期间内出现的，在各自的滤波器单元102T和102B中每个滤波器的Out(出口)输出端上的连续不断的被延时的P2样本构成了有效的V输出，而在连续的采样周期的第一时钟周期期间内出现的那些，构成了无效的X输出，如图3a所表示的。
显然，类似于在图3结构中所使用的那些复用技术，在不使用反馈时就能将滤波器单元102T和102B组合成作为多到四个独立的FIR滤波器运行，每个有其各自的已知个数的实系数。可选择地，使用反馈后，滤波器单元102T和102B可被配置成把这两个滤波器单元的输出样本作为其它的这种两个滤波器单元的级联输入，藉此，就把它们作为具有四倍于每个滤波器的已知个数的实数系数的单个实数FIR滤波器运行。
可重组可编程滤波器芯片结构的实例装在本发明的可重组可编程数字滤波器结构中的所设计的VLSI芯片采用的滤波器时钟是28.636MHz而输入数据采样时钟是14.318MHz(也就是滤波器时钟速率的一半)。滤波器的编程由软件控制的CPU所决定。如在以上的“概貌”中所描述的那样，所设计的VLSI芯片包括六节，即包括一个单个的IIR输入与全局节和五个滤波器节，所有滤波器都有同样的结构。由于包括在这些节的每一节中的大量结构，有必要在图4a、4b和5到12中把每个结构件的名称加以缩写，并且把图4a、4b和5到12中所显示的可重组滤波器芯片结构的说明例限制到仅仅三个滤波器节，以便适合于在所提供的图表中的所有这种结构。对这种VLSI芯片的命名是从它使用于复数模式中得到的。实数滤波器节和有关的硬件关系到所描述中的滤波器节102T和有关的硬件，而虚数滤波器节关系到滤波器节102B。下面是图4a、4b和5到12中使用的缩写名称的清单1.滤波器节缩写名称FIR滤波器-复用的FIR滤波器单元，类似于图2和3中所显示的那种。这些输入加权滤波器包含内部抽头的、可编程的延时，可从1个变到4个采样周期延时，以及它们包括复用系数。“Input”(“输入”)连接到系数乘法器，“Sumin”(“总和进入”)加进到第一系数乘法器的乘积上，以及“Sumout”(“总和送出”)是最后的加法器的输出，被延时了等于采样周期一半的一个时钟周期。
RB[4…1]，IB[4…1]-实部和虚部输入多路转接器控制。有四个输入信号加到每个输入多路转接器。有四个控制位加到每个多路转接器。在采样周期的第一和第二时钟周期T0和T1中的每个周期内，不同的数据被送到输入多路转接器的控制端。这允许在T0期间从四个输入节处选择任何输入，以及在T1期间选择任何输入。这是为得到所需要的适合于级联的灵活性，并且支持全部所需要的工作模式的一种容易的方式。每个输入多路转接器的控制包括第一锁存器，用以存储由CPU控制线写入的两位控制位，它在时钟周期T0的任何期间内，确定四个输入中的有效输入，和第二锁存器，用以存储由CPU控制线写入的两位控制位，它在时钟周期T1的任何期间内，确定四个输入中的有效输入。
RIReg，IIReg-实部和虚部输入数据寄存器。这是一种输送线延时器，以及用于数据进入滤波器输入端的缓冲器。这是可编程的，以便对于复数模式以时钟速率采样，对于实数模式以采样速率采样。
RM1，IM1-实部和虚部的实数/复数模式多路转接器。实数模式被置成输入为0，复数模式被置成输入为1。
RM2，IM2-实部和虚部输出多路转接器，用于从以下四种可选项中选择数据输出源
ROReg，IOReg-实部和虚部输出数据寄存器。
T0-采样周期的第一时钟周期。
T1-采样周期的第二时钟周期。
Tlena-在T1期间能工作。这是一个以采样速率工作，并仅在T1时钟周期期间内能工作的寄存器。数据将只在采样周期的过渡期间内才能通过。大量的延时以采样周期速率工作，而不是以时钟周期速率工作。这就形成了把第三个延时加到从0到152的大量延时的范围上，以得到从3到155的范围。
Z-1-一个时钟周期的延时，在图4a、4b和5到12中它是独一无二的。否则它是能调整的，或者对复数它是一个时钟周期，对实数是一个整个采样周期(RIReg，IIReg)，或者全都是一个整个采样周期(Tlena)，或者对实数，是在T1能工作的一个整个采样周期，对复数是在T0能工作的一个整个采样周期(ROReg，IOReg)。其唯一的一致定义是它是仅是用单级寄存器做成的。
Z-3kr，Z-3ki-实部和虚部可编程的内部抽头延时，它仅用于实数模式的结构中。延时范围从0到3个采样周期。
Z-RDEL，Z-IDEL-实部和虚部大量延时寄存器。从0到152个采样周期的可编程延时。
2.IIR输入和全局节缩写名称ISC，QSC-同相定标控制和正交定标控制。当所有IIR系数小于1、1/2或1/8时，该多路转接器允许IIR反馈数据移位，以得到附加的精度。在仅仅是FIR模式时，可很方便地选择0作为输入。该多路转接器被统计地控制，并类似于一个开关。
M2-正交(虚部)级联源选择。在与M5相连接时，任何滤波器节或IIR加法器的输出或者零可被级联到芯片的输入滤波器节的“总和进入”输入端。(图1的滤波器节n和图4a、4b与5到12中的滤波器节3)。像RB和IB那样，该多路转接器可以每个时钟周期循环，交替地选择不同的输入。这对某些复数模式结构的级联使用是需要的。
M3-同相(实部)级联源选择。在与M4相连接时，任何滤波器节或IIR加法器的输出或者零可被级联到芯片的输入滤波器节的“总和进入”输入端。(图1的滤波器节n和图4a、4b与5到12中的滤波器节3)。像RB和IB那样，该多路转接器可以时钟周期循环，交替地选择任何输入。这时某些复数模式的级联使用是需要的。
M4-同相(实部)节选择。选择任何实部(同相)半个滤波器节的输出或实部IIR加法器的输出以驱动M3。
M5-正交(虚部)节选择。选择任何虚部(正交)半个滤波器节的输出或虚部IIR加法器的输出以驱动M2。
M6-同相(实部)输出选择。选择任何实部半个滤波器节的输出，或实部IIR加法器的输出，并从Iout端口输出。
M7-正交(虚部)输出选择。选择任何虚部半个滤波器节的输出或虚部IIR加法器的输出，并从Qout端口输出。
M8-FIR输入多路转接器。在FIR模式中，输入数据来自IIR滤波器输出或者来自相位旋转器输出。不管怎么说，路由是经过IIR滤波器加法器-若滤波器是完全的FIR，则其它的IIR加数被ISC和QSC置成0。在实数模式，随便哪一个加法器可被用作为数据源。在复数模式，M8以两倍于采样周期速率的时钟周期速率复用实部和虚部数据，藉此，为复用的滤波器级格式化输入数据。
TOena Z-1-在采样周期的T0时钟周期内能工作的寄存器。
3.芯片系统输入和输出的缩写名称0-零常数值。
I1，I2，I3-同相(实部)滤波器节1，2，3的输出。
Iout-同相滤波器输出。
Iph-从相位旋转器来的、进到IIR加法器的同相输入。在实数模式中，用作为实数输入。
Isumin-同相级联输入。用作为实数模式结构中仅仅是实数的级联输入。
结构中仅仅是实数的级联输入。
MIO-复用滤波器I/O-复数模式中的实部/虚部复用信号，实数模式中的实数信号。这是在具有有源IIR反馈加法器的芯片上的输出。它是在所有其它芯片上的输入。MIOena使能有输出能力。
Q1，Q2，Q3-正交滤波器节1，2，3的输出。
Qout-正交滤波器输出。
Qph-从相位旋转器来的、进到IIR加法器的正交输入。
Qsumin-正交相位级联输入。
图4a、4b和5到12中的每个图上所显示的三个滤波器节和单个IIR输入与全局节的相同的芯片结构被有选择地编程，以重新组合成九种不同的滤波器结构中的具体的一种，或可选地，不进行任何滤波，仅仅把级联输入转送到芯片上，只是在芯片的级联输出上加上一定量的延时。软件控制的CPU借助以下步骤单独地完成此选择性的编程(1)在每个采样周期的各自的时钟周期T0和T1内决定每个滤波器节的每个输入多路转接器的输入-输出连接;(2)决定每个滤波器节的每个路由选择多路转接器RM1、IM1、RM2和IM2的输入-输出连接;(3)决定单个IIR输入与全局节的每个路由选择多路转接器ISC、QSC、M2、M3、M4、M5、M6、M7与M8的输入-输出连接;以及(4)控制复数相位旋转系数的同相(实部)Iph部分和正交相位(虚部)Qph部分的各自的数字值。
如所周知，NTSC电视信号是实数信号，而不是复数信号。在这种情况下，三个滤波器节和单个IIR输入与全局节应当被重新组合成实数(而不是复数)滤波器。图4a中所显示的芯片结构组合是对于IIR滤波器比FIR滤波器使用得较少的滤波器节的情况下，一个实数IIR滤波器后面再接实数FIR滤波器的例子。在图4a中，FIR滤波器由全部虚部节和节3的实半部所构成。更进一步地，输入数据借助提供复数相位旋转系数值为1-2-10+jo(其中1-2-10是用11位数字的二进制数表示的最接近于1的数)被送到IIR输入加法器的实数端。IIR输出由MIO总线反馈回去，以及FIR滤波器由滤波器节3的虚半部(底部)所做成。滤波器节1的虚半部的输出被反馈到滤波器节3的实数"sumin"端(上部)。FIR滤波器输出取自滤波器节3的实数输出。
图4b中所显示的芯片结构配置是对于IIR滤波器比FIR滤波器使用得较多的滤波器节的情况下，一个实数IIR滤波器后面再接实数FIR滤波器的例子。图4b规定了使用全部滤波器节的虚半部和滤波器节1的实半部的实数IIR滤波器。FIR滤波器由滤波器节1和2的实半部组成。实数输入数据借助提供复数相位旋转系数值为O+j(1-2-10)被送到IIR输入加法器的虚数端。通常，IIR输出由MIO总线反馈回去。
图5-12显示了其它一些结构的例子，它们可用作为最近被开发的HDTV电视的和/或NTSC电视的消重影和/或均衡滤波器。这些滤波器包括实数滤波器、复数滤波器以及它们的组合型。
图5显示了复数IIR滤波器结构的例子。在此结构中，整个芯片被编程成为一个复数IIR滤波器。图上显示节1和2只带有Z-1延时，节3是借助大量延时与节2分离开。除了可能用于级联之外，Isumin和Qsumin端口并未被使用;输入信号到达VLSI芯片的I和Q输入端口(图上未示出)，且滤波器输出在Iout和Qout端口上得到。RIReg和IIReg在T0和T1时钟周期内均被配置以用于计时，而ROReg和IOReg只在T0时钟周期的末尾才被配置以用于计时。
图6显示了在一个芯片上包含了带有复数FIR滤波器的复数IIR滤波器的结构的例子。在此结构中，滤波器节1和2处于IIR滤波器模式，而节3被配置成一个三抽头FIR滤波器。经相位调整的输入数据到达Iph和Qph端口，而输出数据在Iout和Qout端口上得到，它们从滤波器节3接收其输出。RIReg和IIReg在T0和T1时钟周期内均被配置以用于计时，而RIReg和IIReg在T0时钟周期的末尾才被配置以用于计时。滤波器节2是借助一个采样周期(也就是两个时钟周期)的Z-1延时与滤波器节1分离开，而滤波器节1使用了大量的延时以便在加到输入数据之前得到总延时为3到155个采样周期。注意到，在恢复节3的复数输出数据时会出现延时。如果节3要级联到下一个芯片，则复数分量(也就是系数/数据的四个乘积RR，-II，RI和IR)会通过输出总线。由于该例子是独一无二的配置，实部和虚部的滤波器输出在输出之前先被运算。这种延时仅仅是信号等待时间。
图7显示了包含了一个复数IIR滤波器后面再接一个处理复数IIR输出实部的实数FIR滤波器结构的例子。在此结构中，滤波器节1和2计算了复数IIR，而滤波器节3计算了12个抽头的实数FIR。节3的大量延时RDEL可被用来同时分离开两个有6抽头的实数FIR滤波器节。为了只提取来自实数滤波器的实数输出数据，必须使用到达输出端口的大量延时路径。若是级联，则输入节会使中间抽头信息变成零。节3的RIReg和IIReg仅在T1时钟周期对实数运算工作。节3的ROReg和IOReg则只对实数运算总能工作。节1和2的RIReg和IIReg总是能工作，而节1和2的ROReg和IOReg仅在T0时才能工作。复数IIR滤波器的虚部输出可被提供在复用输出总线MIO上和在芯片的Qout端口上。
图8显示了包含了一个复数IIR滤波器后面再接半个复数FIR滤波器的结构的例子。在此结构中，滤波器节1计算了IIR滤波器，滤波器节2和3计算了12个抽头的半个复数FIR滤波器。12个抽头FIR滤波器被配置成作为9个抽头均衡器，由滤波器节3中的大量延时IDEL把3个抽头的前重影衰减器与均衡器分离开。实部输出是在Iout端口。虚部输出被提供在复用的MIO总线上和Qout端口上。FIR滤波器级是级联的。当需要大量延时时，实部数据乘以实系数和值与虚部数据乘以虚系数和值必须被减去，且完全的实数结束以大量延时被存储。直接级联需要以复用形式传递实部数据乘以实系数与虚部数据乘以虚系数的部分和(在T0时钟周期进行实部乘以实数以及在T1时钟周期进行虚部乘以虚数)。
图9显示了包含了单个实数FIR滤波器的结构的例子。在此结构中，把送到Iph的输入发送到所有滤波器的输入端。该实数FIR滤波器的有效的第一滤波器节是滤波器节3的虚半部。滤波器节1的虚半部被反馈到滤波器节3的实半部，并从滤波器节1的实半部取出输出。
图10显示了包含单个复数FIR滤波器的结构的例子。根据以上的讲授，该结构是简单易懂的。
图11显示了包含半个复数FIR滤波器的结构的例子。在此结构中，复数数据被输入到Iph和Qph端口。在时钟周期T0和T1内由M8复用的实数/复数被送到所有滤波器节的输入端。滤波器节3的虚半部是有效的第一FIR滤波器节，滤波器节1的虚半部的输出被反馈到滤波器节3的实半部，并从滤波器节1的实半部取出实数输出。
图12显示了仅当作为芯片的输入和输出之间的延时线运行的运送未被改变的数据的结构的例子。这是在芯片的电源启动时发生的缺省条件。数据通过时不发生改变是因为对在电源启动时出现的特定控制信号响应时，系数全被置成零，它被加到多路转接器ISC和QSC，以导致这些多路转接器把零值转送到IIR加法器，而该特定控制信号也导致由Iph和Qph所规定的复系数值成为1-2-10+jo，而不是零。缺省操作把输入端的数据传递到芯片上的Sumout端口，并使这些数据脉动传送通过FIR滤波器的"Sumin"端口到达下一个"Sumout"端口。
本文并不想要将图4a、4b和5到12所显示的本发明的滤波器结构的具体说明例成为任何方式的限制。可配置成实数FIR或IIR滤波器，复数FIR或IIR滤波器或是它们的各种组合形式的滤波器的输入加权复用滤波器对的许多不同的或较大的滤波器结构，可以用所设计的6节VLSI芯片做成。即使更大的滤波器结构也能用多片这样的芯片以级联方式做成。
权利要求
1.适合于用作为诸如减小多路径效应滤波器的均衡滤波器的可重组可编程数字滤波器结构；其中所述结构包括第一和第二输入加权数字滤波器单元，每个单元有已知个数的乘数系数抽头；其组合的特征在于用于把信号提供到所述数字滤波器的输入装置；包括多路转接器(200、202T、202B；300T、302T、300B、302B)的装置，用于(1)把所述第一(102T)和第二(102B)数字滤波器单元配置成对复数采样输入信号用作为具有所述已知个数的复乘数系数的单个复数数字滤波器单元(100)，或(2)把所述第一(102T)和第二(102B)数字滤波器单元中的至少一个滤波器单元配置成对于实数采样输入信号用作为具有多于所述已知个数的实乘数系数的单独的实数数字滤波器单元(100)；以及输出装置，用于接收来自所述数字滤波器的信号。
2.权利要求1中所述的数字滤波器结构，其特征在于每个所述第一和第二滤波器单元的所述已知个数的倍乘系数抽头中的每一个抽头有与其相连的第一乘法累加器寄存器和第二乘法累加器寄存器。
3.权利要求2中所述的数字滤波器结构，其特征在于在组合(1)中包括多路转接器在内的所述装置还包含用于以下目的的装置，(a)在第一和第二时间-多路复用的时钟周期的每个第一时钟周期期间内，把每一个输入样本的实部值作为输入加到所述第一滤波器单元和把与所述第一滤波器单元的每个抽头相连接的第一寄存器的倍乘系数的实部值加到该抽头，(b)在所述第一和第二时间-多路复用的时钟周期的每个第一时钟周期期间内，把每一个输入样本的虚部值作为输入加到所述第二滤波器单元和把与所述第二滤器单元的每个抽头相连接的第一寄存器的乘数系数的实部值加到该抽头，(C)在所述第一和第二时间-多路复用的时钟周期的每个第二时钟周期期间内，把每一个输入样本的虚部值作为输入加到所述第一滤波器单元和把与所述第一滤波器单元的每个抽头相连接的第二寄存器的倍乘系数的虚部值加到该抽头，(d)在所述第一和第二时间-多路复用的时钟周期的每个第二时钟周期期间内，把每一个输入样本的虚部值作为输入加到所述第二滤波器单元并把与所述第二滤波器单元的每个抽头相连接的第二寄存器的倍乘系数的实部值加到该抽头。
4.权利要求3中所述的数字滤波器结构，其特征在于包括多路转接器在内的所述装置进一步包括第一装置，用于在所述第一和第二时钟周期的每一个周期内响应于所述第一滤波器的各自的输出，以便在所述第一和第二时钟周期中的某个周期内，得到所述第一装置的输出样本，它具有相应于所述第一滤波器单元的所述的各自输出总和的值;以及第二装置，用于在所述第一和第二时钟周期的每一个周期内响应于所述第二滤波器的各自的输出，以便在所述第一和第二时钟周期中的某个周期内得到所述第二装置的输出样本，它具有相应于所述第二滤波器单元的所述的各自输出总和的值。
5.权利要求2中所述的数字滤波器结构，其特征在于在组合(2)中包括多路转接器的所述装置包含第一装置，用于(a)在第一和第二时间-多路复用时钟周期期间内，把连接到所述第一和第二滤波器单元之一的每个实数输入样本值作为输入加到该滤波器单元，(b)在所述第一和第二时间-多路复用的时钟周期的每个第一时钟周期内把第一组所述已知个数的实倍乘系数中的每个值加到与所述的该滤波器单元的抽头相连接的相应的那个第一寄存器，以及(c)在所述第一和第二时间-多路复用的时钟周期的每个第二时钟周期内把第二组所述已知个数的实乘数系数中的每个值加到与所述的该滤波器单元的抽头相连接的相应的那个第二寄存器;以及第二装置，用于在所述第一和第二时间-多路复用时钟周期的每个第一时钟周期期间内响应于所述第一和第二滤波器单元中所述的一个滤波器的每个输出样本，以便在所述第一和第二时间-多路复用时钟周期的每个第二时钟周期期间内把该输出样本反馈通过所述第一和第二滤波器单元中所述的一个滤波器。
6.权利要求5中所述的数字滤波器结构，其特征在于在组合(2)中包括多路转接器在内的所述装置进一步包含第三装置，用于(d)在第一和第二时间-多路复用的时钟周期期间内，把连接到所述第一和第二滤波器单元的另一个滤波器的每个实数输入样本值作为输入加到该另一个滤波器单元，(e)在所述第一和第二时间-多路复用的时钟周期的每个第一时钟周期内把第三组所述已知个数的实倍乘系数中的每个值加到与所述的该另一个滤波器单元的抽头相连接的相应的那个第一寄存器，以及(f)在所述第一和第二时间-多路复用的时钟周期的每个第二时钟周期内把第四组所述已知个数的实倍乘系数中的每个值加到与所述的该另一个滤波器单元的抽头相连接的相应的那个第二寄存器;以及第四装置，用于在所述第一和第二时间-多路复用的时钟周期的每个第一时钟周期期间内响应于所述第一和第二滤波器单元中所述的另一个滤波器的每个输出样本，以便在所述第一和第二时间-多路复用的时钟周期的每个第二时钟周期期间内把该输出样本反馈通过所述第一和第二滤波器单元中所述的另一个滤波器。
7.权利要求1中所述的数字滤波器结构，其特征在于所述第一和第二滤波器单元中的每一个滤波器单元包括在其邻近的抽头之间的插入装置，用于插入可编程的最小个数和最大个数的时钟周期之间可调节的延时。
8.权利要求1中所述的数字滤波器结构，其中所述的结构进一步包括第三和第四数字滤波器单元和包括多路转接器在内的第二装置，它们分别响应于第一和第二数字滤波器单元以及包括多路转接器在内的所述的首先提到的装置;且其中所述的组合进一步的特征在于级联装置，用于把所述第一和第二数字滤波器单元中至少一个滤波器单元的输出耦合到所述第三和第四数字滤波器单元中相应的一个滤波器单元，藉此提供具有两倍的所述已知个数的倍乘系数抽头的可重组的可编程数字滤波器。
9.权利要求8中所述的数字滤波器结构，其特征在于所述的级联装置包括插入装置，用于在所述第一和第二滤波器单元的所述的一个滤波器单元的所述的输出与所述的第三和第四滤波器单元的所述相应的一个滤波器单元的所述输入之间插入可编程的在最小个数和最大个数的时钟周期之间可调节的大量延时。
10.具有给定结构的VLSI电路(图1，图4a、4b和5到12的每一个)，用于确定适合于周期性采样输入信号的可重组的可编程数字滤波器;其中每个采样周期被分为两个连续的时钟周期;以及其中所述的给定结构包含第一给定的多个滤波器节和单个IIR输入与全局节;其特征在于每个所述滤波器节包括一对第一和第二输入加权滤波器单元(102T、102B)，它们分别具有第二给定的多个抽头、在各抽头之间的两个乘法累加器寄存器以及在各抽头之间的可编程的在第一和第二相当小个数的采样周期之间可调节的延时，可编程多路转接器装置(1)把每对第一和第二数字滤波器单元配置成对复数采样输入信号用作为具有所述第二给定的多个复倍乘系数的单个复数数字滤波器单元，(2)把所述第一和第二数字滤波器单元中的至少一个滤波器单元配置成对实数采样输入信号用作为具有两倍的所述第二给定的多个实乘数系数的单独的实数数字滤波器单元，以及可编程延时装置，用于引入在一个时钟周期和相当多个数的采样周期之间可调节的采样延时;以及所述单个IIR输入与全局节包括同相(Iph)和正交(Qph)装置，用于可编程地调节作为输入加到该装置的样本的相位，以及可编程的路由选择多路转接器(1)(ISC、QSC)用于可选择地把所述滤波器节的某个滤器节的输出作为输入加到所述同相和正交相位装置，和(2)(M2-M8)用于可选择地把至少某些所述第一给定的多个滤波器节级联，并交替地把所述被级联的滤波器节配置成某个实数FIR或IIR滤波器、复数FIR或IIR滤波器或者实数与复数FIR和/或IIR滤波器的特定组合。
11.权利要求10中所述的VLSI电路，其特征在于所述给定的结构进一步包含级联输入端和级联输出端;以及所述的可编程路由选择多路转接器进一步把所述电路的滤波器输出加到其所述的级联输出端;藉此，所述的级联输出可被转送到另一个具有给定结构的VLSI电路的级联输入端。
12.权利要求10中所述的VLSI电路，其特征在于每个所述滤波器节的所述可编程的多路转接器装置和所述的可编程路由选择多路转接器被有选择地运行以提供缺省条件的结构，其中所述滤波器节只是起延时线的作用，使数据通过该滤波器节，且在所述的级联输入端和所述的级联输出端之间不被改变。
全文摘要
VLSI集成电路(100)，包括单个IIR输入与全局节和相同结构的可级联的滤波器节(FS)，每个滤波器节包括一对(102T，102B)时间多路复用实系数输入加权的FIR滤波器单元和附加的延时装置。该VLSI集成电路可有选择地被编程成以许多不同滤波器配置的任何一种结构运行，它们可确定实数FIR或IIR滤波器、复数FIR或IIR滤波器或者是它们的各种组合形式的滤波器。一个或多个这种集成电路(100)可用于做成数字消重影滤波器和/或均衡滤波器。
文档编号H04N5/21GK1102026SQ9410477
公开日1995年4月26日 申请日期1994年5月5日 优先权日1993年5月6日
发明者P·G·克努特森 申请人:汤姆森消费电子有限公司