专利名称：帧存储器以及在sdram中记录帧图象信号的方法
技术领域：
本发明涉及活动图象译码器的帧存储器；特别是有关这样的帧存储器，为了存储基准图象，使用SDRAM(同步动态随机存取存储器)，以高速地执行动态补偿。
通常，象HDTV(高清晰度电视)和数字VCR(盒式录像机)等的系统使视频信号及声频信号作数字编码及译码。视频编码装置对输入视频信号执行正交变换编码、量化、可变长编码，然后进行动态估计及动补偿编码。
图1是对由这样的视频编码装置作了编码的视频数据进行译码的装置。在图1的视频译码装置中，可变长译码器11使接收到的编码数据作可变长译码；反向量化器12使作了可变长译码的数据作反向量化；反向DCT变换器13把反向量化后的数据变换成空间区域的视频数据。动补偿器14从帧存储器15中读出与动向量相应的宏数据块的视频数据，执行对由反向DCT变换器13供给的视频数据的动补偿。由动补偿获得的视频数据向后面的装置(未示出)输出，并且在存储于帧存储器15在下一个动补偿中被使用。其中，由于通过可变长译码器11施加动向量，所以该动向量与传统编码的视频数据一起由编码装置提供。
根据来自帧存储器15的动向量，规定读出指定的预测宏数据块的数据为“预测”。作为预测，有涉及存储在帧存储器15中的基准场图象的“场预测”和涉及基准帧图象的“帧预测”。
另一方面，图象是通过在不同场中译码(或编码)的“场图象”和在帧单位中译码(或编码)的“帧图象”进行区分的。并且，相当于一帧的两个场图象由上位场和下位场构成。场图象仅在场预测中使用，帧图象在场预测和帧预测的两者中都使用。为了及时地处理该预测，必须迅速地读出存储在帧存储器15内的数据。然而，由于图象之间的移动越大，则通过帧存储器应读出的数据量越多，所以要求有能迅速输出存储的数据的帧存储器15。
因此，本发明目的在于提供这样的一种活动图象译码器，把工作频率达约100MHz的SDRAM作为帧存储器使用，以高速地实施动补偿预测。
本发明的另一个目的在于提供一种与SDRAM特性相适合地记录一帧图象信号的方法。
为实现上述本发明的目的，本发明是在活动图象译码器中把SDRAM作为帧存储器使用。
为实现本发明的另一个目的，本发明在SDRAM上记录一帧图象信号的方法是在一帧图象信号中将水平1字×垂直16线的图象信号表现为“一宏数据块”，将该一宏数据块的垂直16线配置在所述SDRAM的水平16列中，每隔8个宏数据块改变所述SDRAM的行，以此使“一片(slice)”图象信号配置在所述SDRAM的128列×N行(N为自然数)上，每隔两片变换配置所述SDRAM的组(bank)，因此在4片中的每8个宏数据块都配置同一个行地址。
附图的简要说明图1是表示传统的活动图象译码器的方框图；图2是表示传统的“一帧”图象数据图；图3是表示图2中“一片”图象数据图；图4是表示本发明的SDRAM结构图；图5是说明在本发明的SDRAM中配置“一个宏数据块”图象数据的方法图；图6是说明在本发明的SDRAM中配置“一片”图象数据的方法图；图7是说明在本发明的SDRAM中配置“一帧”图象数据的方法图；图8是从数据观点表示在SDRAM中配置一帧图象数据的方法图；图9是说明由整数象素单位的动向量指定的预测宏数据块图；图10是说明由半象素单位的动向量指定的预测宏数据块图；图11是表示在帧图象中帧预测实施例的图；图12是表示在帧图象中场预测实施例的图；图13是表示在场图象中场预测实施例的图；图14是表示使SDRAM控制输入信号组合形成的控制命令的定时图；图15是说明把“一宏数据块”的图象数据写入本发明的SDRAM中的工作时序图；图16A至图16C是说明在图11中读出一部分预测宏数据块的工作的时序图17A至图17B是表示在图11中各数据块的行及组地址的变化表格；图18A至图18B表示预测宏数据块的列和实际存储器列地址的对应关系图。
下面参照附图详述本发明的最佳实施例。
图2及图3是说明作数字编码的图象数据的“一帧”结构图。图2所示例子的一帧由1920象素(水平)×1088线(垂直)构成；“一片”由一帧中的水平大小1920象素×垂直大小16线构成；一帧由68个片S0～S67构成。若设水平16象素为“一字”，则由16(水平)×16(垂直)象素组成的“一宏数据块”用1字×16线表示，所以一片由像图3那样的120个宏数据块M0～M119组成。
图4表示本发明使用的SDRAM的构造。SDRAM的最大特征是所有的信号动作与时钟脉冲同步。因此，与由控制信号脉冲幅度确定的区间的间隙工作的其它种类的RAM不同，SDRAM与时钟同步地产生用于该工作的控制信号。由于帧存储器以字(在本发明的实施例是16位)为单位处理数据，所以有16位数据总线的8个SDRAM并联连接就可能构成帧存储器。
图4所示的例子的SDRAM由两个组构成，每组为256列×2048行。在该SDRAM中，由11位的输入引脚A10～A0确定行地址，由8位的输入引脚A7～A0确定列地址。并且由输入引脚A11确定组地址。在以后的说明中，将行地址表示为R[]，列地址表示为C[]。
图5至图8用于说明在前述的SDRAM中根据本发明所述的一帧图象数据的配置形式。表示为1字×16线的图象数据的一宏数据块如图5所示被定位成SDRAM的16列(水平)×1行(垂直)。由于配置连续的8个宏数据块要求有SDRAM的同一行，所以一片图象数据像如图6所示被配置在SDRAM的128列×15行中。连续的两片位于SDRAM的同一组内，连续的4片被配置在SDRAM的512列×15行中，其后的4片被配置在留下的一行后的位置上。换言之，连续的4个片被配置在各相距SDRAM一行的位置上。于是，一帧图象数据在表现为R＝16i+j(i为0～16的自然数，j为0～14的自然数)的直到272个的行地址中，实际上给一帧图像数据分配了255个行地址。换言之，使68片S0～S67的图象数据，即一帧图象数据的配置符合如图7所示的SDRAM大小。并且，在SDRAM上若像图7那样配置图象数据，进入4片的8个宏数据块在SDRAM中就是有同一个行地址。若图7表示对SDRAM的图象数据片的配置，则图8表示对一帧图象数据的SDRAM的行地址和字的关系。在图7，具有同样的行地址的8个宏数据块用在图8中具有SDRAM的同样行地址的8个字表示。
图9是用于说明由动向量指定的预测宏数据块图。在使用中表现动向量达到半个象素的动向量情况下，为了动态补偿，所需的预测宏数据块比16×16象素大小的宏数据块还要多水平一象素及垂直一线的图象数据。这时，预测宏数据块如图10所示，其大小水平为2个字、垂直为17线。动向量的垂直成份是一定的并且其水平成分在0～15范围内可变的情况下，有17×17大小的预测宏数据块，在由图10用P表示的预测宏数据块和其左右相邻的影线部分形成的范围内是可变的。在该情况下，为了从存储器读出图象数据而使用的宏数据块是同样的。使用达到所述半象素单位的动向量的动态补偿技术对于本领域业务人员来说是公知技术，所以其具体说明从略。
图11至图13涉及多种预测，是用于说明读出存储在SDRAM中的图象数据的顺序图。图11至图13所示的8字×64线图象数据在图8中是有任意一个行地址。图11表示涉及在帧预测中使用的帧图象的预测宏数据块的可能的配置。图12表示有关在场预测中使用的帧图象的预测宏数据块的配置。由于图12的例子使用与图11同样的帧图象，所以为了预测而读出的宏数据块与图11的情况一样。然而，由于预测在场单位中进行，所以每两线读出一线的数据。图13表示场图象的场预测的例子。场图象的一片占有与帧图象中的两片同样的存储区域。即，场图象在图7的同样行地址及组地址内不是被配置在两片中而是被配置在一片中。从而在图13情况下，就一字而言每隔两线的数据加在34线上，所以总共读出17线。
图14表示使控制输入信号组合形成的控制命令的定时图。作为控制输入信号，有用于使SDRAM形成能工作状态的芯片选择信号/CS，有输入的地址表示是有效行地址及有效列地址的行地址选通信号/RAS以及列地址选通信号/CAS，并且还有在该地址上要能记录数据的写入允许信号/WE。通过这些控制输入信号的组合，形成如图14中所例举的控制命令即的行激活a、读出r、写入w以及预充电。在对SDRAM的控制中使用由该控制命令组成的一系列控制命令信号。
下面就行地址R＝16i+j和列地址C＝128k+161(k为0～3的自然数，1为0～7的自然数)来说明使用该控制命令信号在SDRAM中记录和读出图象数据的动作。
图15是用于说明把已动态补偿的宏数据块写入SDRAM的工作例子的信号时序图。图15的例子是这样的情况，把第五片S4的第27宏数据块M26的数据写入起始于行地址“19(＝16×1+3)”和列地址“32(＝16×2)”的存储位置上，一宏数据块的图象数据与16个时钟脉冲同步并被记录在SDRAM的该位置上。
下面参照图16A～图16C说明从SDRAM中读出图象数据的预测宏数据块的动作。
图16A是读出图11的预测宏数据块A的时序图。由于图11的预测宏数据块A是属于具有同一组地址及行地址的基准宏数据块，所以在产生34个时钟脉冲的期间使用在图17A及图17B中与预测宏数据块A相关连地表示的一个行激活a、一个读出r及一个预充电P命令来读出34个(17线×2字)数据F DQ[7……0]。这时，最先读出的基准宏数据块的第一个列地址为“33(＝16×2+1)”。预测宏数据块A的第十六线的数据属于与第十五线数据不同的片。因此，第十六个数据的列地址不是“46”，而成为“160(＝128+16×2)”。第十六及十七线的数据一旦读完，则为了读出属于预测宏数据块A的下一个字，这时列地址成为“49(＝16×3+1)”。
图16B是用于读出图11的预测宏数据块B的时序图。图11的预测宏数据块B如图17A及图17B所示具有一个行地址和二个组地址，其开始列地址成为“163(128+16×2+3)”。并且，在读出属于预测宏数据块B的第二个字的数据时，使组地址改变，从列地址为“179(12+16×3+1)”的数据中开始读出。如该预测宏数据块B的第十四线的数据，在读出同一个预测宏数据块内的组地址已变的线的数据时，由一组结构形成的存储器自读出以前的13个数据之后在预充电P指令后面，需要用于从第十四线数据读出的行激活a命令。然而，通过像本发明那样使用由两个组构造形成的SDRAM，就去掉了在r和预充电p指令之间空缺的时钟中间用于读出在第二组中记录数据的行激活a指令。即，在同一行内组变化时，通过使用这样的组结构可节省读出或写入数据时所需的时间。
图16C是用于读出图1的预测宏数据块E的时序图。图11的预测宏数据块E如图17A及图17B所示，两个字的行地址不同。因此，需要用于读出各个字的行激活a、读出r及预充电P命令。读出属于预测宏数据块E的数据的动作通过上述例子本领域的技术人员已经很好理解，所以其说明从略。前述的图16A至图16C的例子是使用设计成如下形态的SDRAM的情况，即，在数据处理全部生效之前，使列地址选通信号/CAS经过大致三个时钟周期。
图17A至图17B表示图11的各预测宏数据块的行地址及组地址的变化。图17A表示对于控制指令a的行地址变化；图17B表示对于控制指令a、r及p的组地址的变化。其中，R表示预测宏数据块读出开始的行地址。图11的预测宏数据块H不仅两个字的行地址不同，而且在预测宏数据块中间组地址也改变了。设开始读出预测宏数据块H的行地址为R，则当组地址从“1”变成“0”时，就产生第二控制明令a、r、p，这时的行地址为“R+16”。组地址若再变为“1”，则发生第三控制指令a、r、p，这时的行地址成为比开始的行地址增加约1的“R+1”。并且，若组地址再变成“0”，则发生第四控制明令a、r、p，这时的行地址为“R+16+1”。
设行地址为R[10……0]，则帧预测的行地址如下式R[10……0]＝Fp[10……0]+Sp[6……2]×16+Mp[6……3]其中，Fp表示预测帧地址。Sp及Mp分别表示预测片地址及预测宏数据块，其表示式如下Sp[]＝Sc[]+Vy[7……4]Mp[]＝Mc[]+Vx[7……4]其中，Sc[]及Mc[]分别表示当前的片地址及宏数据地块地址；Vx[]及Vy[]分别表示水平和垂直成分的动向量。由于宏数据块每8个发生行变化，所以当数据块不够8块时不影响到行地址。这种情况下低3位(Mp[2……0])不使用。并且，由于片以4个单位发生行变化，所以片个数不满4个时不影响到行地址。在片地址中不使用的位之内，Sp[1]涉及组地址。
前述不用的Sp
和Mp[2……0]作为列地址使用，关于这一点在后面将用图18A至18B作说明。
场预测时，行地址如下式R[10……0]＝Fp[10……0]+Sp[5……1]×16+Mp[6……3]图18A至图18B是表示预测宏数据块的列与实际存储器的列地址怎样对应的图。
图18A是表示帧预测的情况图。预测宏数据块的列地址由8位构成，其最低的4位作为垂直动向量的低4位(Vy[3……0])使用。并且，从最低有效位(LSB)起第五个1位作为预测片地址的最低的1位(Sp
)使用，最高的3位作为预测宏数据块地址的最低的3位(Mp[2……0])使用。Ca是通过预测宏数据块的该初期列地址施加的，在控制命令r区间每次时钟增加1的计数值。Cb表示根据计数值Ca的实际存储器的列地址。实际存储器的列地址与每增加1的计数值不相等的原因是由于所述本发明的图象信号配置方法所致。即，因计数值每增加1，垂直动向量若变成16线以上则片地址变化。并且，全部读出一个字以后，宏数据块地址增至8个。但是，在实际存储器中分配的列地址在16线单位的8个一宏数据块过去之后改变片地址。作为一个例子若查看图11的预测宏数据块A的情况，则第16数据加在第16时钟脉冲上被读出。即，一个字的16线的数据在计数值Ca为‘16’时被读出。但是，实际每16线的列地址从第15线的列地址在8个宏数据块过去之后变化。从而，为了使列地址的初期值与实际存储器的列地址对应，应该经过计数。
图18B是表示场预测的预测宏数据块的列地址与实际存储器的列地址如何对应的图。要参照图11和图13进行说明，场图象的一片被分配在与帧图象的两片的相同存储区域中。因此，场图象情况下，由于片的边界与组边界一致，所以无需图18A的预测片地址(Sp[])。因此，若垂直动向量大于16线，则组地址变化。并且，在存储器的列地址中，最低位(Cb
)的使用是为了区别上位场或下位场。
在所述的本发明中，虽然说明了把一个字定义为一帧中的水平16个象素的一个例子，但可使一字由2个象素、4个象素或8个象素组成。
如上所述，由于使用了能高速工作的SDRAM实现本发明的动态补偿译码器的帧存储器及在SDRAM内适当地配置了一帧的活动图象数据，所以能高速处理使用帧存储器的动态补偿的复杂预测。
权利要求
1.一种活动图象译码器的帧存储器，其特征在于，该存储器由SDRAM(同步动态随机存取存储器)组成。
2.一种在SDRAM中记录一帧图象信号的方法，其特征在于，在所述一帧图象信号中把水平1字×垂直16线的图象信号表现为“一宏数据块”，把该一宏数据块的垂直16线配置在所述SDRAM的水平16列上。
3.如权利要求2所述的方法，其特征在于，每隔8个宏数据块改变所述SDRAM的行进行配置，因此，把“一片”图象信号配置在所述SDRAM的128列×N行中，其中N为自然数。
4.如权利要求3所述的方法，其特征在于，每隔两个片改变所述SDRAM的组配置，因此，每4个片的8个宏数据块配置相同的行地址。
5.如权利要求2所述的方法，其特征在于，所述一字在所述一帧图象信号中在水平方向由2、4、8或16个象素组成。
全文摘要
本发明提供了一种在SDRAM上记录一帧图象信号的帧存储器，在一帧的图象信号中将水平1个字×垂直16线的图象信号表现为“一宏数据块”，将该一宏数据块的垂直16线配置在所述SDRAM的水平16列中，每隔8个宏数据块改变所述SDRAM的行，以此使“一片”图象信号配置在所述SDRAM的128列×N行(N为自然数)上，每隔两片变换配置所述SDRAM的组，因此在每4个片的8个宏数据块都配置同一个行地址，上述装置可高速处理动补偿的复杂预测。
文档编号H04N7/36GK1150739SQ96112139
公开日1997年5月28日 申请日期1996年7月31日 优先权日1995年7月31日
发明者俞弼皓 申请人:三星电子株式会社