专利名称：：时钟转换过程中防止信元数据损失的装置和方法
技术领域：
：本发明总的涉及一种在交换网络过程中维持数据完整性的时钟电路，更具体地说，涉及一种在具有冗余度的时钟的网络系统中，在有冗余度的时钟系统的时钟转换过程中防止信元数据损失。异步传输模式(ATM)网络需要定时比特和信元数据。在到-ATM多路转换器或ATM开关的输入点，设有一单独的同步装置，使引入的信号信元定时与内部的定时相适应。虽然，ATM网络无需是同步的，但它必须适应基于同步传输模式(STM)的应用场合，包括音频和视频信号的传输应该连续不断使用。为了避免出现滑差，为此发送器的采样时钟必须提供到接收器。这意味着为使各存取线同步和在失去同步的情况下形成可允许的滑差在支持保证方面对网络要提出要求。采用有冗余度的时钟系统，以便在主时钟失效的过程中保证备用时钟继续。然而，已有的各种常规的解决方案需要复杂的硬件设计连同同样复杂的定时脉冲设计，以便变换和传输所需数据。根据上述情况，需要一种在具有冗余的时钟的网络系统中在时钟转换的过程能防止信元数据损失的装置和方法。本发明涉及有冗余度的时钟系统，能基本上避免由于相关的现有技术的局限性和缺点所产生的一个或多个问题。概括地说，本发明包含工作和备用时钟，用于使在数据系统中的信元数据同步传输，以及用于在工作时钟向备用时钟转换的过程中防止损失信元数据。一防护电路在工作/备用时钟转换阶段能维持工作时钟周期信号、以便保证工作时钟无效之前有适当的准备时间。在该维持阶段，前一备用时钟变为工作时钟，因此在转换之前和之后提供适当的准备时间，使得系统因有冗余度不会损失数据。为了实现这些和其它优点以及根据本发明的目的，根据更具体和广泛的介绍，本发明提供一种用于在数据系统中使信元数据流同步传输的时钟系统，该时钟系统具有两个时钟，用于防止在时钟转换的过程中损失信元数据，每个时钟包含一提供时钟信号的振荡器；连接到振荡器上的第一转换器电路，该第一转换器电路将该时钟信号由第一逻辑类型时钟信号变换为第二逻辑类型时钟信号；一连接到该转换器电路的分频器，用于对第二逻辑类型的时钟信号进行分频；一装置，用于确定是工作还是备用状态信号并将该信号提供到第二转换器电路，该电路连接到该用于确定和提供状态信号的装置；第二转换器电路将该状态信号由第一逻辑类型状态信号变换为第二逻辑类型状态信号；一连接到分频器和第二转换器电路的防护电路，该防护电路将状态信号输出到0R逻辑门的第一输入端，以及分频器将经分频的第二逻辑类型时钟信号提供到OR逻辑门的第二输入端；一连接到所述OR逻辑门的时钟驱动器，用于接收自OR逻辑门的输出信号和用于将该输出的时钟信号分配到数据系统。按照另一方面，本发明提供一种方法，用于使在具有工作时钟和备用时钟的数据系统中的信元数据同步传输，以及用于在时钟转换过程中防止信元数据损失，该方法包含的步骤有(a)提供时钟信号；(b)根据第一或第二状态信号时钟信号是由工作时钟还是由备用时钟提供的；以及如果根据第一状态信号测定时钟信号是由工作时钟提供的；(c)重复地向数据系统提供工作信号；(d)当检测到第二状态信号时，开始由工作时钟信号向备用时钟信号转换；(e)重复地向数据系统提供备用时钟信号；(f)当检测到第一状态信号时开始由备用时钟信号向工作时钟信号转换；以及(g)重复步骤(b)到(f)。应当理解，上面的概括介绍和下面的详细介绍都是例举性的和解释性的，意在当提出权利要求时对本发明提供进一步的解释。通过参照附图对本发明的优选实施例的如下详细介绍，将会更好地理解上述的和其它的目的、各个方面和优点，其中图1是常规的有冗余度的时钟系统的示意图；图2是表示有冗余度的时钟系统没有损失数据的接口正常的定时脉冲顺序的时间关系示意图；图3是表示在工作/备用时钟转换的过程中引起数据损失的误操作(glitch)时钟的时间关系示意图；图4是表示利用本发明的防护电路的有冗余度的时钟系统的示意图；图5是本发明的防护电路的详细逻辑示意图6是图4所示电路更详细的示意图；图7是本发明的有冗余度的时钟运行方法的流程图；图8是表示根据本发明的整个时钟和系统接口定时脉冲顺序的详细时间关系示意图；及图9是防护电路采用的时钟定时脉冲顺序的另一种时间关系示意图。本发明涉及一种防止在时钟转换的过程中信元数据损失的装置和方法，通过在具有冗余度的时钟的网络系统中采用如图4中所示的防护电路来实现。首先参阅图1，该图表示例如在一网络中运行的常规的有冗余度的时钟系统。设有主系统时钟装置(SCUA)10和备用系统时钟装置(SCUB)20，以保证在现时正在提供时钟信号的特定时钟，即主SCU10或备用SCU20失效的过程中的数据完整性。各SCU为系统开关装置(SSU)、系统接口装置(SIU)或某些其它网络元件提供定时脉冲。SCU10、20是相同的，每一个都能向网络系统提供时钟信号。下面将更详细地介绍SCU。确切地说，每个SCU10、20包含一个用于产生100兆赫时钟信号的振荡器12。振荡器12是一种晶体管-晶体管逻辑(TTL)晶体时钟振荡器12，上升时间和下降时间为2-4纳秒(ns)，电压从0.8到2.4伏。在实施本发明时，还可以采用具有不同参数的产生时钟信号的振荡器。工作/备用(ACT/STB)11控制逻辑环节确定SCU10、20中的哪一个处于工作方式，另一个处于备用方式。如果ACT/STB信号是低的，SCU10将工作，即该板(board)处于工作状态，以及如果ACT/STB信号是高的，SCU20将工作，即该板处于备用状态。100兆赫的时钟提供到用于高速运算的转换器14，它是一个双TTL正发射极耦合的逻辑(PECL)转换器，具有低的传输延迟、低的时钟时滞和差动(differential)输出的特性。由于采用的PECL电平仅+5伏，需要接地。转换器14的PECL输出提供到一个1∶2分频器16，以便产生一为振荡器12的1/2占空因数50兆赫的时钟。SCU10、20还包含一0R(或)门17，ACT/STB逻辑11和50兆赫时钟信号作为或门17的输入。差动时钟驱动器电路18将50兆赫的时钟信号提供到多个SIU/SSU，该时钟驱动器电路18的特征在于具有低的时钟时滞。在这一实例中的差动时钟驱动器18是一1∶9的驱动器，然而，可以理解，在本发明的范围内可以采用其它的驱动器。每个SIU或SSU30、35包含一双输入的AND/NAND门37，用于接收工作和备用SCU时钟信号，即每个SIU/SSU接收两个时钟信号，一个来自工作的SCU10，一个来自备用的SCU20。在图2中表示了图1所示电路的接口定时脉冲的顺序。SE-CLK是系统开关元件时钟，是由该输入为工作和备用时钟信号的AND/NAND门37产生的。在所示实例中，在SE-CLK被起动之后的保持时间Tseho最小为2纳秒(ns)，与SE-CLK的输出延迟Tseq最大为15ns，在SE-CLK被起动之前的准备工作(Setup)时间Tsesu最小为6ns。应当理解，这一实例仅是说明性的，这里所介绍的本发明可以采用具有不同准备、保持时间和输出延迟特性的各种时钟系统。如图2中所示，在正常的运行情况下，当在SE-CLK的最大输出延迟之内以及在顺序的时钟起动信号的准备工作时间之前输出数据(DT-OUT)时，不会损失信元数据。如果来自工作的SCV的时钟源被起动以及接着失效，备用的SCU将提供时钟信号。然而，在工作/备用的SCU转换过程中可能产生误操作时钟，如在图3所示的时间关系示意图所示，会引起信元数据损失。这里，发生信元数据损失，是因为如果不能维持50％的占空因数，数据准备工作时间Tsesu就不能满足，导致形成一‘G’，正如前面所述的。在致力消除或降低时钟误操作方面，本发明采用了一个防护电路40(见图4)，增加到图1中的SCU电路10、20。在如下的讨论中，对于与振荡器12、ACT/STB控制逻辑11、转换器电路14以及分频器16相同或相似的部分使用相似的标号，对它们的介绍与对于图1的介绍相似。如在图4中所示，ACT/STB逻辑信号11和来自分频器16的时钟信号提供到位于OR门17上游侧的防护电路40。如图5所示，防护电路40是带一复位端的差动数据、差动时钟D触发器电路。当时钟信号CLK为“低”电平时数据D输入到该触发器的主触发器部分，接着传输到从触发器部分，以及根据时钟的正跃变，传输到输出端Q。在表1中表示了真值表，各符号定义为L(低)、H(高)和Z(L向H转变)表1电路40的真值表</tables>图6更详细地表示图4中的电路。参照图6，ACT/STB逻辑信号11提供给第二TTL到PECL转换器14’，然后再提供到防护电路40的数据输入端D。来自分频器16的50兆赫的时钟信号提供到防护电路40的CLK输入端。来自分频器16的50兆赫的时钟信号也提供到OR门17。再有，差动时钟驱动电路18将50兆赫的信号提供到多个指定点，在这一实例中表示为9个。图7表示本发明的时钟转换方法，其在时钟转换的过程中保证数据的完整性。在步骤1，当电路接通电源时，振荡器12产生100兆赫的时钟脉冲。步骤2是工作1备用判定功能块，它是由ACT/STB控制逻辑11来控制的。如果该板状态为工作(确定为“yes”(是))，ACT/STB信号为“低”电平，意指SCU10是工作的时钟。如果该板状态为工作(确定为“no”(否))，ACT/STB信号则为“高”电平，SCU20是工作的时钟(见步骤7)。步骤3表示利用防护电路40的带冗余度的时钟电路10的工作运行情况。如上所述，ACT/STB逻辑信号11经过转换器电路14’提供到防护电路40的数据输入端D。来自分频器16的50兆赫的时钟信号提供到防护电路40的CLK输入端和OR门17。按照上述表1、如果ACT/STB信号为低，输出信号Q为“低”，以及这一“低”输出信号提供到OR门17。因此，OR门17接收由防护电路40而来的“低”状态信号以及50兆赫的时钟信号，并向差动时钟驱动器18输出50兆赫的时钟信号(见图6)。差动时钟驱动器18向各不同地点提供该50兆赫的时钟信号。步骤4表示在工作的时钟失效的过程中由工作向备用时钟的转换点。如果在工作时钟10中没有故障失效(确定为“no”)，阶段3中的工作状态会继续下去。如果主工作时钟10故障失效(确定为“yes”)，则ACT/STB信号将变为“高”。在步骤5，时钟发生的功能由工作时钟10转换到备用时钟20。ACT/STB“高”信号提供到防护电路40，导致由防护电路40将一“高”输出信号提供到OR门17。如上所述，OR门17还由分频器16接收50兆赫时钟信号，如图6所示。图8表示SIU/SSU和包含防护电路40的SCU的全部信号的时间关系示意图。这里，“高”ACT/STB状态对应于SCUA的ACT/STB信号。防护电路40的“高”输出状态信号，即等待的上升沿对应于(MC10EL52)信号，如在图8中的SCUA中所示。还应注意，(MC10EL32)信号对应于来自分频器16的50兆赫时钟信号。因此，OR门17电路输出维持“高”，对应于在图8中的SCUA的(MC10EL01SE-CLK1)信号，该信号正如上述的是来自防护电路40的“高”输出状态信号与来自分频器16的50兆赫时钟信号的逻辑运算结果。这一“高”信号然后提供到差动时钟驱动器18，它的输出也是“高”。这种备用运行由在图7中的步骤6和7表示。如在图7中的步骤7所表示的，由于时钟电路运行在备用状态，下一个步骤(步骤8)是与步骤2相似的判定块，这一判定块是由ACT/STB控制逻辑信号11所控制的。如果该板状态是工作(确定为“yes”)，ACT/STB信号是“低”，意指SCU10变为工作时钟。如果该板状态是备用，(判定为“no”)，ACT/STB信号将为“高”，SCU20将为工作时钟。如果是“no”，SCU20仍然运行在备用方式，提供主时钟。如果是“yes”，主时钟将转换到SCU10。在步骤9，ACT/STB信号变化，电路的运行与步骤5相似。ACT/STB信号变为“低”对应于在图8中的SCUB的ACT/STB信号。防护电路40的“低”输出状态信号，即等待的下降沿对应于如在SCUB中所示的(MC10EL52)信号。还应注意，(MC10EL32)信号对应于来自分频器16的50兆赫的时钟信号。因此，OR门17输出是“低”，对应于在图8中的SCUB的(MC10EL01SE-CLK2)信号，正如上面介绍的，该信号是来自防护电路40的“低”输出状态信号和来自分频器16的50兆赫的时钟信号的逻辑运算结果。这一“低”信号然后提供到差动时钟驱动器18，它的输出也为“低”。本质上讲，防护电路40在工作/备用时钟转换的过程中“维持”当前的时钟周期信号，保证了在时钟被起动之前的适当的准备工作时间。在“维持”期间，前一备用的SCU将变为工作的SCU，因此提供了适当的准备工作时间。在转换之前和之后，防护电路40将维持50％的占空系数，使得系统因有冗余不会损失数据。这种情况由在图9中的SE-CLK1”、SE-CLK2”以及SE-CLK定时标志线所表示，SE-CLK1”和SE-CLK2”是由于使用了防护电路40所形成的时钟信号。通过比较，SE-CLK1和SE-CLK2是先前介绍通常的(无防护电路)的时钟信号。因此，防护电路40维持SCU时钟信号的工作，直到备用的SCU时钟信号生效为止。虽然，根据上述实施例介绍了本发明，本
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的熟练人员会认识到在所提出的权利要求的构思和范围内可以进行改进。因此，根据所介绍的本发明，我们按照新的以及希望利用证书来保证的专利部分提出权利要求。权利要求1.一种时钟系统，用于使在数据系统中的信元数据同步传输，所述时钟系统具有2个时钟，用于在时钟转换的过程中防止信元数据损失，每个所述时钟包含一个提供时钟信号的振荡器；连接到所述振荡器的第一转换器电路，所述第一转换器电路将所述时钟信号由第一逻辑类型时钟信号变换为第二逻辑类型时钟信号；一连接到所述转换器的分频器，用于将所述第二逻辑类型的时钟信号分频；一装置，用于确定一工作或备用状态信号并将该信号提供到第二转换器电路，该电路连接到用于确定和提供信号的装置，所述第二转换器电路将所述状态信号由第一逻辑类型状态信号变换为第二逻辑类型信号；一连接到所述分频器和所述第二转换器电路的防护电路，所述防护电路向一OR逻辑门的第一输入端输出状态信号以及所述分频器将经分频的第二逻辑类型时钟信号提供到OR逻辑门的第二输入端，一连接到所述0R逻辑门的时钟驱动器，用于接收来自所述0R逻辑门的输出时钟信号以及用于将所述输出的时钟信号分配到数据系统。2.根据权利要求1所述的时钟系统，其中所述时钟信号是100兆赫的时钟信号。3.根据权利要求2所述的时钟系统，其中所述的分频器是1∶2的分频器。4.根据权利要求1所述的时钟系统，其中所述的第一逻辑类型时钟信号是晶体管-晶体管逻辑信号，所述第二逻辑类型时钟信号是正发射极耦合的逻辑信号。5.根据权利要求1所述的时钟系统，其中所述的第一逻辑类型状态信号是晶体管-晶体管逻辑信号，所述第二逻辑类型状态信号是正发射极耦合的逻辑信号。6.根据权利要求1所述的时钟信号，其中所述防护电路是差动数据、差动时钟D触发器电路。7.一种用于使在具有工作和备用时钟的数据系统中的信元数据同步传输以及用于在时钟转换过程中防止损失信元数据的方法，该方法包含的步骤有(a)提供时钟信号；(b)根据第一或第二状态信号，检测所述时钟信号是由所述工作时钟还是所述备用时钟提供的，以及如果所述时钟信号是根据第一状态信号由所述工作时钟提供的；(c)向所述数据系统重复提供所述工作时钟信号；(d)当检测到第二状态信号时，开始由所述工作时钟信号向所述备用时钟信号转换；(e)向所述数据系统重复提供所述备用时钟信号；(f)当检测到第一状态信号时，开始由所述备用时钟信号向所述工作时钟信号转换；(g)重复步骤(b)到(f)。全文摘要在一时钟系统中,具有工作和备用时钟,用于使在数据系统中的信元数据同步传输以及用于在由工作向备用时钟转换的过程中防止损失信元数据,一防护电路在工作/备用时钟转换过程中维持工作时钟周期信号,保证在工作时钟无效之前有适当的准备工作时间。在该维持阶段前为备用的时钟将变为工作时钟,因此,在转换之前和之后提供适当的准备工作时间,使得利用系统冗余度不会损失数据。文档编号H04Q3/00GK1170291SQ9711325公开日1998年1月14日申请日期1997年5月21日优先权日1996年5月21日发明者李峻圭,金泳日,宋圣珉申请人:三星电子株式会社