专利名称：保密部件的解扰器件及带有这种器件的保密部件的制作方法
技术领域：
本发明涉及一种允许对数字数据流进行处理的保密部件。
本发明特别涉及一种被包括在上述保密部件中的解扰器件。
依据本发明的保密部件可以是，比如一种条件存取系统的智能卡，数字数据可以是视频数据。
如所属领域的技术人员所知，条件存取系统使服务提供者将其服务仅提供给那些有权使用这些服务的用户。如，在收费电视系统的情形中。
由服务提供者提供的项目是用控制字进行加扰的项目。这种加扰的项目只能被解扰后由用户读出，与分配给该用户的权利一致。服务提供者给用户提供智能卡和解码器，以便于只有那些被授权的用户才可以得到服务。
这种用于解扰该项目的电路被包括在智能卡或译码器中。
本发明同样涉及用于解扰该项目的电路在智能卡中的情况，以及用于解扰该项目的电路在解码器中的情况。
通常，要被解扰的数字数据是以由串行位所组成的数据包形式被传递到解扰器件中的。
举例来说，在根据NRSS(代表“国家可更新的安全标准”)标准的智能卡的情况下，数据包是由8比特188或131字节的视频数据构成的，并且该视频数据的比特频率是一个高频值，如等于50MHz。如本领域技术人员所知，数据包可能是一个接一个不连续的或是被任何数目的比特期间所分隔开的。
在被解扰之前，串行的视频数据被分成64比特的二进制组合。
因为将64比特的组合解扰的运行需要花时间，因此只要当前数据的解扰仍在进行中，传送给智能卡的待解扰数据被存储在一个够位寄存器中。
根据现有技术，能够构成待解扰的二进制组合的逻辑电路的工作频率为比特频率。
上述的逻辑电路是用CMOS(互补金属氧化物半导体)技术构成的。如本领域普通技术人员所知，CMOS技术电路所消耗的功率是和它们的工作频率成比例的。典型地，对于符合NRSS标准的智能卡，控制整个解扰操作的逻辑电路所消耗的功率大约为400mW。
这一所消耗功率值是很高的并且有许多缺陷。它导致了解扰器件的二流的可靠性以及限制了可用在解扰器件中的保密部件的温度范围。
本发明的一个目的是提供一种没有上述缺陷的保密部件的解扰器件。
为此，本发明涉及一种用于解扰数字数据的设备，该设备顺序地包括一个输入电路，该电路使得形成它与时钟信号CLK同期接收到的串行数字数据的组合成为可能，一个解扰电路，该电路可以将输入电路产生的数据组合解扰，以及一个输出电路，该输出电路可以与时钟信号CLK同期地把由解扰电路产生的已解扰的数据组合变成串行数字数据。根据本发明，输入电路包括第一装置，该装置能够与时钟信号CL1同期地构造数据组合，时钟信号CL1的频率是时钟信号CLK时序的几分之一，输出电路包括第二装置，该装置可以按和信号CL1有相同频率的时钟信号CL2把由解扰电路产生的已解扰的数据组合分解为数据的子组合，以及解扰设备包括产生时钟信号CL1和CL2的同步和控制器件。
借助本发明，工作在比特频率的解扰设备的电路的数量和表面面积因此而减少。
本发明的一个优点是降低了由解扰设备而引起的功率消耗。
根据一个具体实施例，输入电路顺序地包括一个解串器，能够把所述的串行数字数据转换为n比特的组合，以及所述第一装置，按照组成所述数据组合的m×n比特组合的分组把n比特的组合联系在一起，输出电路顺序地包括把所述已解扰的数据组合分解为n比特的m个子组合的所述第二装置和能够恢复每个n比特的子组合的已解扰数据的并串行转换器。
根据本发明的一个优选方面，所述第一装置包括一个带有时钟信号CL1的第一FIFO型存贮器以及所述第二装置包括带有时钟信号CL2的第二FIFO型存储器。
根据一个具体实施例，本发明的设备包括能使解扰电路具有一种不解扰它所接收的数据组合的透明模式的装置。
根据一个具体实施例，在端入端接收的数字数据被组成连续的数据包并且时钟信号CL1和CL2的频率等于n分之一的时钟信号CLK的频率以及时钟信号CL2相对于时钟信号CL1被移相，这样做是考虑到分隔二组连续数据包的比特期间的数量。
本发明还涉及一种包括例如上述用于解扰数字数据的设备的保密部件。
根据本发明的一个方面，所述保密部件是条件存取系统的智能卡。
本发明还涉及一种数字解码器，该解码器包括如上所述的用于解扰数字数据的设备。
在说明书的余下部分，举例中用的数字数据是视频数据。然而，通常情况下，本发明涉及如上面所提到的任何一种类型的数字数据。
本发明的其它特征和优点将在阅读参考附图所给出的优选实施例中体现出来-
图1表示现有技术的一个保密部件的解扰器件，-图2表示根据本发明一个保密部件的解扰器件。
在所有的图中，相同的标记代表同一个单元。
图1的器件包括一个被分成二个区域Z1和Z2的移位寄存器1和解扰电路2。
Z1区包括一个输入端EZ1和输出端SZ2，Z2区包括一个输入端EZ2和输出端SZ2。解扰电路2包括输入端ED和输出端SD。输出端SZ1和输入端ED相连，输出端SD和输入端EZ2相连。
一个由待解扰的视频数据构成的信号VE施加到输入EZ1上。如前面所提到的，信号VE是由一串数字数据包或串行的一些位构成的。时钟CLK对这些位累积在Z1区中的频率计时。当已在Z1区中聚集了N位时，N可能为例如64，它就以N个并行位构成的组合C1的形式通过建立在输出端SZ1和输入端ED之间的链路传送到解扰电路2中。C1的传送是在同步信号SY1的作用下进行的。
依据用户所获得的权利，解扰可能被授权或未被授权。解扰授权或未授权是通过加到解扰电路2上的命令KA来获知的。如果解扰操作被授权，解扰电路2就完成解扰组合C1的操作。
一旦被解扰，视频数据就构成从解扰电路2传送到寄存器1的Z2区中的N个并行位的组合C2。组合C2的传送是在同步信号SY2的作用下通过建立在输出端SD和输入端EZ2之间的链路完成的。
包含在Z2区中的已解扰数据由输出端SZ2与时钟信号CLK同期地转储从而构成输出信号VS。
在构成信号VE的视频数据不是加扰数据情况下，它们就通过输入端EZ1和输出端SZ2之间的移位寄存器1直接传送。
例如，根据NRSS标准，每个组合C1和C2都由64位构成，并且控制这些组合传送的逻辑电路的工作频率是相等的，比如50MHz。
如前所述，在NRSS标准下运行的逻辑电路所消耗的功率典型地约为400mW，这样有许多缺点。
图2表示根据本发明优选实施例的一个保密部件的解扰器件。
输入电路是由一个带有输入端E1和输出端S1的解串器3和一个带有输入端E2和输出端S2的第一FIFO型存储器4组成的。
输出电路是由一个带有一个输入端E4和一个输出端S4的的第二FIFO型存储器6和一个带有输入端E5和输出端S5的并串行转换器7组成的。
解扰电路5有一个输入端E3和输出端S3。
输出端S1连接到输入端E2，输出端S2连接到输入端E3，输出端S3连接到输入端E4，以及输出端S4和输入端E5相连。
由待解扰的视频数据构成的信号VE施加到解串器的输入端E1上。
如前所述，信号VE是由一串串行位数据包构成的。时钟CLK对累积在解串器3中的那些位的频率计时。
当第一集合的n位已聚集在解串器3中时，解串器产生一个同步信号Si使同步和控制器件8被初始化。
根据本发明，n是一个小于N大于1的整数。最好n＝8。
每个汇集在解串器3中的n位集合构成n个并行位的组合C3。在由器件8输出并施加于存储器4的同步SY3的作用下，每个组合C3从解串器3传送到FIFO型存储器4的第一级。由器件8输出并施加于存储器4的时钟信号CL1可使存储器4中的各种组合C3从一级移到另一级。最好地，FIFO型存储器4中的每一级的大小等于n位。
根据本发明，存储器4中各级的加载允许形成m×n串行位的集合，m是个最好为8的整数。当一m×n串行位的集合已聚集在存储器4中时，它就以m×n并行位的组合C4的形式传送到解扰器5。组合C4的这个传送是在输入到解扰电路5中的同步信号SY1的作用下完成的。
时钟信号CL1的频率是时钟信号CLK频率的几分之一。举例来说，既然时钟信号CLK的频率等于50MHz，那么，时钟信号CL1的频率等于50/nMHz，在n＝8的情况下，为6.25MHz。
一般，一个m×n并行位的组合C4可能由加扰数据和非加扰数据组成。
根据本发明，解扰器5不仅能按解扰方式工作，还能在透明方式下工作。术语透明方式被理解为在没有执行解扰操作情况下非加扰数据的一种传送模式。
由器件8输出并输入到解扰器5中的命令信号KD启动被置于解扰方式或透明方式下的解扰器，这两种方式是根据传送到解扰器5中的数据是加扰数据还是非加扰数据来决定的。
在数据被加扰的情况下，只要通过命令KA作了授权，解扰电路5就执行解扰操作。此后被解扰的数据构成m×n并行位的组合C5，该组合C5从解扰器5传送到第二存储器6。组合C5的传送在加到解扰电路5或存储器6上的同步信号SY2的作用下完成。
时钟信号CL2和由器件8输出的同步信号SY4被加到第二FIFO型存储器6上。信号CL2和SY4起到与加到第一FIFO型存储器4上的信号CL1和SY3相对称的作用。
时钟信号CL2的频率和时钟信号CL1是一样的而且由于考虑到将二个连续数据包分隔开的位期间的数量，信号CL2相对于信号CL1的相移被调整。
在时钟信号CL2的作用下，存储器6能够把每个m×n位的组合C5转换为各由n位构成的连续的m个子组合C6。
由存储器6输出的组合C6被传送到并串行转换器7中。在时钟信号CLK的作用下，与加在解串器3上的信号相同，从并串行转换器7中发出的二进制数据则构成一个解扰数据信号VS。
根据上述的实施例，同步信号SY2和SY4被分别加到解扰电路5和存储器6。本发明还涉及其它一些实施例，其中同步信号SY2被加到存储器6上而同步信号SY4被加到并串行转换器7上。
此外，根据上面所描述的优选实施例，输入电路包括串联的解串器和第一FIFO型存储器，输出电路包括串联的第二FIFO型存储器和并串行转换器。
根据本发明，只有解串器3和并串行转换器7工作在比特频率，解扰器件的其余部分都工作在一个较低的频率上。因此，本发明中解扰器件的功率消耗明显地低于现有技术中的解扰器件。
更通常地，本发明涉及任何一种类型的输入电路，该电路包括可将待解扰的二进制组合与时钟信号CL1同期构造的装置，该时钟信号CL1的频率等于定义比特频率的时钟信号CLK频率的几分之一，本发明也包括任何一种类型的输出电路，该电路包括可将由解扰电路输出的被解扰的二进制组合与时钟信号CL2同期地划分成二进制的子组合的装置。
权利要求
1.一种用于解扰数字数据的设备，它顺序地包括输入电路，该电路能够将它在时钟信号CLK的比特频率下接收到的串行数字数据构成一些组合，解扰电路，该电路能够将所述由输入电路产生的数据的组合进行解扰，以及输出电路，它能够在时钟信号CLK的比特频率下，将解扰电路产生的解扰的数据组合变换为串行的数字数据，其特征在于，输入电路包括第一装置(4)，该装置能够将所述数据组合与时钟信号CL1同期地构造，CL1的频率等于时钟信号CLK频率的几分之一，输出电路包括第二装置(6)，该装置能够使由解扰电路产生的被解扰的数据组合与时钟信号CL2同期地分为数据的子组合，CL2的频率与信号CL1的频率相同，以及解扰设备包括产生时钟信号CL1和CL2的同步与控制装置。
2.根据权利要求1的设备，其特征在于，输入电路顺序地包括解串器(3)，它能够将所述串行的数字数据转换为n位的组合，和所述第一装置(4)，它能够将n位组合按构成所述数据组合的m×n位组合的分组联系在一起，输出电路顺序地包括所述第二装置(6)，它能够将所述解扰的数据组合分成n位的子组合，以及一个并串行转换器(7)，它能够恢复每个n位子组合的已解扰数据。
3.根据权利要求1或2中任一权利要求的设备，其特征在于所述第一装置(4)包括一个带有时钟信号CL1的第一FIFO型存储器和所述第二装置包括带有时钟信号CL2的第二FIFO型存储器。
4.根据上述权利要求中任一权利要求的设备，其特征在于它包括装置(8，KD)，使解扰电路(5)拥有一个透明方式，在这种方式下它接收到的数据组合不被解扰。
5.根据权利要求2至4中任一权利要求的设备，其中接收到作为输入的数字数据组成连续的数据包，其特征在于，时钟信号CL1和CL2的频率等于除以n的时钟信号CLK的频率，以及考虑到将二个连续数据包分隔开的位期间的数量，时钟信号CL2相对于时钟信号CL1发生移相。
6.根据权利要求2至5中任一权利要求的设备，其特征在于n＝8。
7.根据权利要求2至6中任一权利要求的设备，其特征在于m＝8。
8.一种包括用于解扰数字数据的设备的保密部件，其特征在于解扰设备是一个根据权利要求1至7中任一权利要求的设备。
9.根据权利要求8的保密部件，其特征在于它是一个条件存取系统的智能卡。
10.一种包括用于解扰数字数据的设备的数字译码器，其特征在于解扰设备是根据权利要求1至7中任一权利要求的设备。
全文摘要
保密部件的解扰器件及带有这种器件的保密部件。在解扰以时钟信号CLK的比特频率到达输入端的加扰数字数据的器件中,在解扰前,将数字数据按比特频率分成n位的组合及以等于比特频率n分之一的频率分为m×n位的组合。m×n组合被解扰,接着以n分之一比特频率分成n位的m个组合并以比特频率转储每组合的n位。工作在比特频率的解扰器件的电路表面积和数量都因此减少。这使解扰器件控制电路的功耗降低。本发明应用于条件存取系统,如智能卡或译码器。
文档编号H04N7/16GK1198062SQ98106970
公开日1998年11月4日 申请日期1998年2月5日 优先权日1997年2月5日
发明者雅克·普鲁涅尔 申请人:汤姆森多媒体公司