专利名称：具有执行字操作的控制存储器的时间接线器及其控制方法
技术领域：
本发明涉及一种时间接线控制装置以及在TDM通信系统中使用的一种方法。具体地说，本发明涉及到一种装置和方法，用于控制一个16×16的时间接线器以便将512个时隙(即16个输入端口×32)切换成16个输出端口(信道)之一的时隙(time slots)。
一般来说，TDM通信系统是由需要相互通信的用户和按照时间(通过信道)连接到用户的时间接线器(time switch)组成的，从而实现通信联系。
时分多路复用(TDM)系统是一种传输方法，用来在时域中多路复用包含许多用户数据的多路输入信号。该系统将准备在各个信道中发送的数据划分成脉冲编码调制(PCM)数据(8位)单位，并且按照规则的时间间隔进行发送。每个PCM数据信号保留在一帧期间的时间间隔被称作一个时隙。例如，如果有n条线被多路复用，在一帧中就必须有n个时隙。这种时隙被称为一个信道。
下文中被称为时间接线器的时分多路复用开关在一条线路(通信路径)上多路复用和传输许多信道信号(时隙)。
在多路复用中，通过在分配多路复用信号的同时在线路上使用时间接线器就可以改变多路复用帧上的时隙次序。具体地说，时隙0的数据被移入时隙1，而时隙1的数据被移入时隙0。在这种情况下，线路(端口)也被当作信道来切换。
这样，通过时隙0和时隙1的分配就可以实现用户之间的通信。
时隙的切换可以用时间接线器中的缓冲存储器来执行，从而改变多路复用时隙的多路复用次序。这就需要有一个数据存储器来保存各个信道的PCM数据。
由于根据线路信道数(或是一帧中的时隙数)来分配切换的地址被存在数据存储器和控制存储器中，其存储容量是“8位×n信道”，其中的n是一个线路信道数(时隙的数量)。
为了读出数据存储器，以便在每个时隙中读出数据存储器的特定地址，该地址是按照一个控制设备的结构次序被写入控制存储器中一个单元的(具有一个特定地址的)。因此，当写入数据存储器的信息作为一个输出时隙被读出时，通过在控制存储器中记录的地址值就可以写入数据存储器地址中的信息。
时间交换次序(顺序)是在每个帧中按周期执行的，直到处理器改变了控制存储器中的信息为止。
目前所使用的时间接线器包括上述的数据存储器、控制存储器、适合将数据转换成输出状态的一个ROM，以及一个属性(attribute)存储器(RAM)，用于保存有关上述各个输出端口的转换方法和操作方式。
以下要结合附图来说明现有技术中具有一个8位控制存储器的时间接线器。
图1是一个框图，表示目前使用的一种具有8位控制存储器的16×16时间接线器的工作方式。
这种16×16时间接线器包括被划分成各自具有8个端口(0-7和8-15)的两部件的16个输入端口；为了控制整个存储器的所有800H(211)×8位容量由处理器发送一个11位地址输入；两个MUX(110)(115)，分别用于将上(upper)、下(lower)输入端口发送的8位串行数据转换成8位并行数据，并且将并行数据发送给数据存储器；由容量为256×8位的DM00和DM01构成的一个数据存储器0(120)，用于保存256个信道(8端口×32信道)的上述8位并行数据；由容量为256×8位的DM10和DM11构成的一个数据存储器1(125)，用于保存256个信道(8端口×32信道)的上述8位并行数据；由通过处理器发送的用户交换信息来控制上述数据存储器0的包括256×8位容量RAM的一个控制存储器0和控制上述数据存储器1的包括256×8位容量RAM的一个控制存储器1构成的控制存储器(150)；一个256×8位容量的属性存储器(155)，用于按照操作方式来控制各个输出端口；两个地址MUX(160)(165)，分别用于从控制存储器(150)发送给数据存储器(120)(125)的地址和从处理器直接发送给数据存储器(120)(125)的地址之间进行选择；用来控制数据总线的一个数据控制部件(170)，用于交替地选择从处理器发送给控制存储器(150)、属性存储器(155)和数据存储器(120)(125)的数据；两个输出转换部件(130)(135)，分别用于将来自上述数据存储器(120)(125)的数据转换成适合输出格式的数据；两个DMUX(140)(145)，通过对各个输出端口进行适当的分配，从而分别将来自上述输出转换部件(130)(135)的各位并行数据转换成串行数据；以及分别被划分成一个8位上/下部件(block)的16个输出端口。
时钟信号、帧同步信号和复位信号被输入到上述所有的部件。
图2是一个示意图，表示图1的现有时间接线器的处理器中的整个存储器布局。由于时间接线器的数据存储器只能通过原有的输入端口写入，所以只有通过处理器才能读出这一数据存储器部分。
以下要详细说明这种时间接线器的工作方式。
如果信道被建立，并且在通信系统中接通了时间接线器，就按照时钟信号的同步通过16个输入端口按顺序输入串行数据。串行数据(每个输入端口×32信道(时隙)和0-7端口，8-15端口)在一帧的周期中与帧同步信号同步地通过32个信道被输入。通过各个端口发送的串行数据分别被发送给上/下端口MUX(110)(115)，并且被转换成8位并行数据，以便分割信道和便于处理。
并行数据在MUX(110)(115)中被多路复用，即输入端口0-7被发送到DM00(120)和DM10(125)，而输入端口8-15被发送到DM01(120)和DM11(125)，并且同时被存储。因此，由DM00和DM01构成的512字节容量的数据存储器0(120)和由DM10和DM11构成的512字节容量的数据存储器1(125)分别存储了输入端口0-15的所有内容。
与图3的输入端口的端口/信道号相对应的数据存储器(120)(125)的写地址表示了数据存储器的8位地址格式。
图3(A)表示数据存储器00(DM00)和数据存储器10(DM10)的地址格式，而图3(B)表示数据存储器01(DM01)和数据存储器11(DM11)的地址格式。数据被写入数据存储器(120)(125)期间的时间间隔是由时隙间隔来确定的，与处理器无关。
如果接通了时间接线器电路，除了读出数据之外，处理器必须将交换(切换)信息写入控制存储器(150)和属性存储器(155)。这一过程是用于建立通信信道的时间接线器设定过程。该过程使用数据控制部件(170)来选择存储器，以便写入内容。
当处理器对控制存储器(150)或是属性存储器(155)进行读出/写入时，或是在处理器读出数据存储器(120)(125)时，处理器采用11位地址总线的3个高位在三种存储器中间选择一种存储器，然后将总线上其余8位的数据发送给选定的存储器。
图4是一个图表，表示由数据控制部件(170)中的地址总线的高3位二进制编码来选择的存储器。为了使处理器能在控制存储器(150)中写入数据，需要利用把高3位地址设定成001或是101通过数据总线，将数据发送给控制存储器。保存在控制存储器(150)中的数据用于读出各个数据存储器(120)(125)的输入/信道号。
控制存储器0存储了关于输出端口0-7的交换信息，而控制存储器1存储了关于输出端口8-15的交换信息。控制存储器(150)的写地址对应着输出端口的端口/信道号。控制存储器(150)(也就是每个256(8端口×32信道)字节容量的部分)的控制存储器0和控制存储器1分别具有输出端口0-7和输出端口8-15的地址。另外，在每个控制存储器(150)中保存了一字节(8位)的输入端口的端口/信道号。
图5表示了各个控制存储器的地址格式。图5(A)表示控制存储器0的地址格式，而图5(B)表示控制存储器1的地址格式。保存在属性存储器(155)中的数据可以确定所述控制存储器格式中的高3位是代表输入端口的上部件(upper block)还是输入端口的下部件(lower block)。处理器选择数据并且将其保存在属性存储器(155)中，以便存储/记录用来确定输出端口操作的操作方式。通过应用该保存的操作方式信息，属性存储器建立输出到特定端口的数据转换方法。
保存在属性存储器(155)中的操作方式信息具有一种信息方式(messagemode)和一种切换方式。信息方式是一种操作方式，它可以使处理器从控制存储器(150)中读出为输出端口保存的输入端口号。在这种情况下，数据被直接发送给输出端口，不经过输出转换。
切换方式是一种操作方式，用来确定通过其从数据存储器(120)(125)中读出的数据被转换的方法，以便使其适合输出转换部件(130)(135)中的输出端口状态。
为了在属性存储器(155)中写入数据，处理器将地址的高3位设定成000，并且发送数据(图4)。属性存储器(155)的8位数据为当前的输出端口建立一种操作方式和转换规则。
图7表示属性存储器的地址格式，图8表示属性存储器的数据格式，而图9表示按照属性存储器的数据格式进行的操作。
在设定信道和交换(切换)操作之前，控制存储器(150)和属性存储器(155)保存输出转换部件(130)(135)的转换信息，或是在来自处理器的8位地址总线所选择的位置上通过8位数据总线发送的用户交换信息(输入端口/信道号)。通过在属性存储器(155)中保存关于各个输出端口的数据格式，从控制存储器(150)读出的用于交换(切换)输出端口次序的数据被发送给数据存储器。该数据成为用来保存上输入端口数据的两个数据存储器(120)(125)的上部件(DM00或DM10)或是用来保存下输入端口数据的两个数据存储器的下部件(DM01或DM11)的读出地址。
被读入数据存储器(120)(125)的数据按照输出端口的次序进行排列，然后发送给下一个部件。利用所述过程将通过输入端口发送的数据切换到要求的输出端口/信道。
输出转换部件(130)(135)将所述部件中切换的数据转换成基于输出状态的适当形式。输出转换部件由一个用于非线性量化规则转换的ROM组成和保存所需的信息。
为了在通信系统中发送一个信号，首先要在时域中按照均匀的周期对原始信号采样，使信号数字化，并且执行所述的量化过程。
按照数字化理论，由于将连续量近似为离散值而产生的噪声被称作量化噪声，并且会导致信号劣化。因此可以在信号幅值较小的范围内采用密(狭窄)的量化宽度，而在信号幅值较大的范围内采用宽的量化宽度的方法来改善整体的信-噪比。这种方法被称为非线性量化，并且可以被用于压缩扩展。压缩扩展规则具有由ITU-T推荐的一种A-规则和一种μ-规则。而输出转换部件(130)(135)可以转换这两种规则。输出转换部件(130)(135)内的ROM保存用于转换A-规则成μ-规则的数据，或是保存用于转换μ-规则成A-规则的数据。输出转换部件(130)(135)按照属性存储器的数据来决定用于输出转换数据的该端口的转换方法，并且转换从数据存储器(120)(125)发送的数据。在这种情况下，该转换方法的信息被包含在保存于ROM(输出转换部件)中的两种数据中。图6表示了保存在属性存储器中的转换方法所使用的切换方式。
在确定了转换方法之后，输出转换部件(130)(135)将数据存储器发送的数据转换成适合压缩扩展规则的状态。因此，交换的8位并行数据就变成了由操作方式所选择的ROM地址。根据应用地址读出的数据变成了按照压缩扩展规则转换的输入数据，并且被发送给输出端口。
在输出转换部件(130)(135)中，分别通过两个DMUX(140)(145)中的每个将已经转换成适合该压缩扩展规则格式的8位并行数据逐位地分配给输出端口，并且将所述数据转换成串行数据后再输出。DMUX通过计数器操作将每个位转换成8位数据，然后按次序将数据分配给各个输出端口。
为了按上述方式来驱动时间接线器，处理器在读出数据存储器(120)(125)的数据之前需要以8位为单位在控制存储器(150)中写入用于交换(切换)的信息。然而，如果处理器以8位为单位在控制存储器中读出/写入交换(切换)信息，处理器就需要用9位来代表16个输入端口和32个时隙，并且还需要有至少3位用于输出转换。
因此，处理器必须预先根据输出部件的状态在数据存储器中写入连接到各个输出端口的输入端口范围和用于转换读出数据的操作方式。这样，从处理器发出的8位数据除了提供给数据控制部件之外还要根据需要交替地发送给控制存储器(150)、属性存储器(155)、和数据存储器(120)(125)。
因此，为了保存用于建立初始切换操作的切换信息，需要有两倍的访问时间量。另外，为了对数据控制部件(170)和地址MUX部件(160)(165)的各个芯片进行处理，需要采用复杂的数据格式，因而会产生许多问题。例如，设计的复杂性需要附加的部件，这样就会增加尺寸，并且复杂的数据格式会增加芯片的处理工作，并导致访问时间延迟。
此外，由于切换用户的输出增益是随着使用范围而大幅度变化的，时间接线器还需要控制各条线路的增益。在这种情况下，如果在时间接线器外部对增益进行控制，就需要专用的设备来控制各条线路的增益。
因此，交换(切换)系统会变得更加复杂并且价格昂贵。此外，时间接线器的尺寸也会变得过大。
本发明的一个目的是为了解决现有技术中的上述问题，在通信系统中提供一种用于控制处理器中的16×16时间接线器的方法。
本发明的另一目的是提供一种方法，用来控制时间接线器的控制存储器，在其中采用一种字(16位)操作方法，因而不需要地址MUX部件和数据控制部件。
本发明的再一目的是在一个时间接线器中提供增益控制，其做法是在时间存储器内的一个输出转换部件中生成用于每条线路增益控制的存储器保存信息。
在一种最佳方式中，带有执行字操作的控制存储器的一种时间接线器包括被划分成8端口上部件(block)和8端口下部件(block)的16个输入端口，从处理器发出的用于控制存储器的一条地址总线；从处理器发出的一条16位数据总线；分别用于向上/下(upper/lower)输入端口传送8位数据的两个多路复用器；用于保存上、下部件的8位并行数据的数据存储器0和数据存储器1；由用于控制所述数据存储器0的256×16位(512字节)容量的控制存储器0和用于控制所述数据存储器1的256×16位(512字节)容量的控制存储器1组成的一个控制存储器；两个输出转换部件，用于按照输出状态来转换交换的8位并行数据；两个多路分配器，用于将交换的8位并行数据传送给由每一位指定的输出端口；以及被划分成一个8端口上部件和一个8端口下部件的16个输出端口。
在一种最佳方式中，按照本发明，对具有执行字操作的控制存储器的时间接线器进行控制的方法包括以下步骤，在控制存储器中写入交换信息，采用16位数据总线将一个特定的输入交换到一个特定的输出；并且根据输出状态来执行转换。
参考附图详细描述本发明的实施例。
图1是现有技术中具有8位控制存储器的一个16×16时间接线器的框图；图2是图1中整个存储器布局结构的示意图；图3A表示了图1的数据存储器中第一个8输入端口的地址格式；图3B表示了图1的数据存储器中第二个8输入端口的地址格式；图4表示按照图1的地址总线的一个存储器选择表；图5A表示了图1的控制存储器中的第一个8输出端口的地址格式；图5B表示了图1的控制存储器中的第二个8输出端口的地址格式；
图6表示图1的控制存储器的数据格式；图7表示图1的属性存储器的地址格式；图8表示图1的属性存储器的数据格式；图9表示按照图1的属性存储器中的数据格式的操作；图10表示按照本发明一个实施例的具有16位控制存储器的一个时间接线器中整个存储器的布局结构图；图11是按照本发明的具有一个16位控制存储器的16×16时间接线器的示意性框图；图12表示图11的控制存储器的数据格式；图13表示按照图11的数据格式的一种操作方式；以及图14表示按照图11的数据格式的一种增益控制操作方式。
尽管本发明可以适合各种修改和变更的形式，在附图中仍然用举例的方式表示了它的具体实施例，并且在下文中给出了详细的说明。然而应该指出，说明的目的并非是要将本发明限制在特定的形式，而是要覆盖属于本发明的权利要求所限定的本发明精神和范围之内的所有修改、等效物及其变更。
按照本发明的一个实施例，具有控制存储器的一个时间接线器执行字操作并包括被划分成一个上8端口部件和一个下8端口部件的16个输入端口；从处理器发出的一条地址总线向控制存储器提供控制信息；一条16位数据总线将控制存储器连接到处理器；以及分别向各个上、下输入端口传送8位数据的两个多路复用器；数据存储器0和数据存储器1分别保存上、下端口部件的8位并行数据。控制存储器包括一个用于控制数据存储器0的256×16位(512字节)容量的控制存储器0和用于控制数据存储器1的256×16位(512字节)容量的一个控制存储器1；两个输出转换部件分别按照输出状态来转换上、下端口部件已交换的8位并行数据；以及两个多路分配器，用于将已交换的8位并行数据传送给由每一位指定的输出端口；16个输出端口分别被划分成一个上8位的端口部件和一个下8位的端口部件。
按照本发明的一个实施例，16位数据总线中的低9位(即0-8)管理着控制存储器中16个输入端口和32个时隙的有关信息，而上述16位数据总线中其余6个高位(即9-14)被发送给输出转换部件，用来根据输出端口的状态执行数据转换。
输出转换部件通过一个用于压扩规则转换和增益存储数据的存储器来执行转换。增益存储器包含一种依据倍数增益等级的计算值，并且是由ROM和RAM组成的。
最好是将误差动态地固定在一个切换系统用户的输出增益控制值中，这样就能用一个时间接线器控制多达512条线路的信道增益。
另外还应该最好将输出切换到切换系统用户的一个增益等级，并且在时间接线器内部控制切换系统用户的输出增益。
本方法用于控制一个16×16时间接线器内部的控制存储器，这一时间接线器中具有划分成上、下部件的输入端口；地址总线；数据总线；多路复用器；数据存储器；控制存储器；输出转换部件；多路分配器和输出端口，该方法用以下步骤来执行16位字操作，在控制存储器中写入交换信息，以通过采用16位数据总线将一个特定的输入交换到一个特定的输出；并且根据输出状态来执行转换。
16位数据总线中的低9位被用来在控制存储器中写入交换信息，而16位数据总线中其余6个高位(留下最高位不用)被用于按照输出状态进行转换，并且通过使用具有压扩转换数据的存储器或是具有计算规则值的增益存储器根据倍数增益等级(multiple gain level)来执行增益转换。在一个实施例中，增益存储器包括一个ROM和一个RAM。
以下要根据附图和最佳实施例详细地解释本发明。
图10表示按照本发明一个实施例的时间接线器中的一个16位控制存储器的整体布局结构。图11是按照本发明一个实施例的具有由16位控制的一个16位控制存储器的16×16时间接线器的示意性框图。
16位数据总线中的低9位被发送给控制存储器(250)，代表16(24)个输入端口中32(25)个时间信道(时隙)的信息。6个高位被发送给输出转换部件(230)(235)，并且提供按照压扩规则用于增益控制或是转换所需的信息。最高位并不是被处理为多余的信息。时钟信号、帧信号和复位信号被输入给上述所有的部件。
当接通时间接线器电路的电源时，所有部件都执行复位操作，并且16个输入端口各自与时钟信号和帧同步信号同步，并且输入具有一帧周期的32个输入信道(时隙)。
在上、下输入端口接收到的输入串行数据分别被两个MUX部件(210)和(215)转换成8位并行数据，然后通过各自的8位信道分别被按顺序写入256字节容量的数据存储器0(220)和数据存储器1(225)。通过8个上输入端口(0-7)发送的数据由MUX部件(210)保存在数据存储器0中，而通过8个下输入端口(8-15)发送的数据由MUX部件(215)保存在数据存储器1中。
在接通电源时，处理器(未示出)通过地址总线在控制存储器(250)中写入切换信息，并且将数据分别保存在上、下输入端口的数据存储器(220)和(225)中。控制存储器(250)内部的控制存储器0和控制存储器1是由256×16(256字)容量的RAM组成的，用于保存16位数据总线上的信息。处理器使用16位数据总线在控制存储器中保存输入端口/信道号。
图12表示图11的控制存储器的数据格式。如图中所示，控制存储器(250)使用16位数据总线中的低9位(D0-D8)来指定输入端口/信道。这样，控制存储器(250)就可以选择所有16个输入端口和32个信道的有关编号。16位数据总线的6个高位(D9-D14)代表用于输出数据总线的数据转换信息，该总线分别被提供给上、下输出转换部件(230)和(235)。
在由两个256字(256×16位)容量的部件组成的控制存储器(250)中，数据的9个低位变成了用于读出两个数据存储器(220)(225)的地址，数据是按照输出端口的次序被读出的。也就是说，保存在控制存储器(250)中的数据变成了时间接线器的交换信息，并且通过数据存储器(220)(225)被读出。通过按照输出端口/信道号的次序读出控制存储器(250)地址，保存在各个数据存储器(220)(225)中的数据就被交换了。在输出转换部件(230)(235)中把交换的数据转换成适当的值。
如图12所示，各个输出端口的交换信息被安排为数据总线的6个高位(例如D9-D14)。6个高位中的两个最高位(D13和D14)代表各个输出端口在各个输出转换部件(230)(235)中的操作方式，用于输出部分的数据转换。这种操作方式中具有现有技术中所示的信息方式；用于压缩扩展规则转换的切换方式；以及一种增益控制方式。
图13表示按照图12的数据格式的一种操作方式。输出转换部件(230)(235)读出数据总线的两个高位(D14和D13)，并且确定适合这种交换数据的一种交换方法。换句话说，如果D14或是D13位分别代表输出端口是01或是10的操作方式，就选择一种用于转换A-规则和μ-规则的压缩扩展规则转换方式。然后，输出转换部件(230)(235)获得从数据存储器(即两个ROM(A-μ或μ-A)之一)发送的数据转换信息，该信息具有用于执行所需的压缩扩展规则转换的必要数据。
在按照本发明的时间接线器中可以使用一个用于向输出转换部件(230)(235)发信号的6位数据总线。这样就能保存每个信道(线路)的增益控制信息以及关于压缩扩展转换的信息。也就是说，如果数据总线的D14或是D13是00，就选择增益控制方式和选择用于增益控制的存储器。
(D9-D12)的4位被用于补偿每个输出端口中与输出转换部件(230)(235)中的信号转换和输出有关的各种增益变化。
输出转换部件(230)(235)根据这四位(D9-D12)中的变化来选择增益倍数变化等级，并且预先用增益存储器组成对应各个增益值的计算值。这样就可以用4位(D12-D9)数据总线在输出转换部件(230)(235)中组成多达16种等级的增益存储器。
被交换的8位并行数据变成了增益存储器的读出地址，用来指示由数据总线值(D12-D9)选择的一个特定的增益等级。通过每个地址读出的数据变成了用这种输出增益等级转换来的值。
如上所述，增益等级是由写入数据总线的特定位(D12-D9)的4位来确定的，并且按照用于各个输出端口/信道的增益存储器的位置读出计算值，从而对增益进行适当的控制。
在上述输出转换部件(230)(235)中转换的8位并行数据被提供给各个DMUX部件(240)(245)，并且按照各个位被适当地指定给输出端口，然后作为串行数据被输出。
本发明的具有16位控制存储器的时间接线器是按照上述方式来工作的。这一时间接线器依据采用的一条16位数据总线以字为单位在两个256×16位(256字)容量的控制存储器中读出/写入数据。这样就能将写入数据总线的9个低位分配用来选择端口/信道号，并用于选择所有16个输入端口。因此，控制存储器(250)可以通过包含输入端口/信道号信息的9位数据读出全部数据存储器0(220)和数据存储器1(225)。
这样一来就不再需要用现有技术中用于产生操作方式的属性存储器(155)来为保存在控制存储器(250)中的输入端口/信道号指定输出端口/信道号了。另外，没有必要在属性存储器中预先保存关于各个输出端口的转换信息，因为16位数据总线的一部分是单独分配给输出转换部件(230)(235)的。因此，由于处理器最初仅仅在控制存储器中写入数据，就不再需要在属性存储器中写数据的过程了。因此，在处理器的控制存储器(150)和属性存储器之间进行选择的数据部件也就不必要了。
处理器可以通过输出转换部件内的控制存储器来执行从数据存储器读出数据的操作，并且同时转换适合各个输出端口状态的数据。由于不再需要现有技术中的地址MUX部件和控制部件，还可以缩短时间接线器的切换设定时间，这是因为不需要在控制存储器和属性存储器中写入交换信息的处理时间。
为了实现本发明的第二个目的，时间接线器是按照上述方式操作的，并且使用16位数据总线以字为单位从两个256×16位(256字)容量的控制存储器(250)中读出数据或是在其中写入数据。这样就能将数据总线中除了最高位之外的6个高位分配给输出转换部件(230)(235)。
由于时间接线器是采用6位(D9-D14)来控制输出转换部件(230)(235)的，每个输出部件都可以按照压缩扩展规则进行转换，并且控制增益。
时间接线器判断输出转换的操作方式是需要压缩扩展规则转换的切换方式或是需要增益等级调整的增益控制方式。如果是增益控制方式，就使用写在控制存储器的专用存储器(D12-D9)中的4位所显示的增益等级来选择增益存储器。
交换的8位并行数据变成了增益存储器的地址，而增益计算值被输出到各个输出端口/信道。输出的增益计算值是可以通过并行数据适当地控制增益的值。
在16×16时间接线器执行512个时隙的交换情况下，不需要在时间接线器外部使用专用的设备通过上述操作来控制各个信道的增益。这样，一个接线器就可以控制多达512条线路的增益。
在本发明的一个最佳实施例中，被组装在输出转换部件中的增益存储器可以用一个ROM构成，仅仅用于读出数据总线的4位增益计算值。也就是说，增益存储器选择8个常用的增益等级(0，-1，-2，-3.5，-4，-5，-6，-7dB)，并且预先用8个ROM构成了对应各个增益等级值的计算值。这样就能对时间接线器在3个位(D11-D9)的基础上选择计算值。
增益等级是由写在控制存储器的专用地址中的3位来选择的，并且由时间接线器寻找和读出与交换的8位并行数据(地址)相对应的值。这样，时间接线器就可以按照各个输出端口适当地控制其增益。
在第二实施例中，增益存储器可以用一个RAM构成。采用RAM可以解决需要使用固定增益存储器的问题。这是因为用一个ROM不能固定上述8个增益等级，而仅仅是增益计算等级。
在输出端口/信道的增益由于设定的系统工作范围的性质而发生变化时，用一个256×8位RAM代替ROM。另外，使用这一256×8位RAM预先固定增益控制部件中的误差值计算。
操作人员按照自己的选择来计算所需要的增益控制等级值，按照各个等级使增益控制RAM复位，然后使用RAM来执行各个信道的增益控制。
根据数据总线中专用的4位，用ROM构成的增益存储器最多可以选择16种等级，然后使用来自数据存储器的交换的8位并行数据作为256字节容量的增益存储器的读出地址，从而读出数据，这样就能获得准确的增益控制性能。采用RAM可以按照增益等级将计算值记录在处理器中，这样的系统可以处理操作人员在控制等级中造成的变化。
在本发明的又一个实施例中，增益存储器可以由一个ROM和一个RAM构成。换句话说，常用的每个增益等级都被分别存储在ROM中。这样就能利用RAM并且根据必要时将要使用的增益等级来保存计算值。RAM和ROM地址(location)的最大数量是16，因为16位数据总线中的4位可以用于选择增益存储器。
图14表示采用一个ROM和一个RAM时的情况，其中根据最常用的8个增益等级的增益ROM是用D11-D9的3位来选择的，而两个独立的RAM在使用中是按照D12-D9的4位来选择的。如图所示，如果D12是0，就可以选择8个ROM中间的一个，如果D12是1，就可以选择两个RAM中间的一个。
本发明的16位控制方法可以使用9个位来选择控制存储器中的16个输入端口/32个信道。因而可以执行保存在控制存储器中的关于输入端口/信道的读出数据处理，不需要象现有的处理那样在属性存储器中读出/写入输入端口上/下部件的选择方式或是操作方式。另外，由于可以把16位数据总线中的6个位分配给增益控制，一个时间接线器就可以控制多达512条线路的增益。这样就不需要在时间接线器外部对各个信道实行外部的增益控制。
如上所述，在本发明中，时间接线器内部的控制存储器是采用16位(一个字)的操作方式来工作的。由于去掉了原有时间接线器中的地址MUX部件和数据控制部件，时间接线器的结构被简化了，并且可以提高效率，例如可以简化芯片的控制，并且缩短处理器和接口的切换时间。
本发明的其他优点是简化了交换系统，降低了始发线路费用等等。这是因为一个时间接线器可以控制多达512条线路的增益，不需要在时间接线器外部对各个信道执行外部的增益控制。
权利要求
1.一种用于TDM通信系统的时间接线器，具有执行字操作的控制存储器，包括(a)被划分成上部件和下部件的16个输入端口；(b)连接到处理器的一条地址总线，用于向控制存储器提供控制信息；(c)连接到处理器的一条16位数据总线；(d)上、下多路复用器，分别用于将发送给上、下输入端口的8位数据传送给一个数据存储器；(e)所述数据存储器包括一个上数据存储器和一个下数据存储器，分别用于保存上、下部件的8位数据；(f)一个控制存储器，具有用于控制所述上数据存储器的一个256×16位(512字节)的上控制存储器和用于控制所述下数据存储器的一个256×16位(512字节)的下控制存储器；(g)上、下输出转换部件，用于按照输出状态来转换已交换的8位数据；(h)上、下多路分配器，用于将已转换的8位数据传送给由每一位指定的输出端口；以及(i)分别被划分成一个8位上部件和一个8位下部件的16个输出端口。
2.按照权利要求1的时间接线器，其中，所述16位数据总线的9个低位管理着关于控制存储器中的16个输入端口和32个时隙的信息。
3.按照权利要求1的时间接线器，其中，所述16位数据总线的6个高位依据传送到所述输出转换部件的输出端口的状态执行数据转换。
4.按照权利要求3的时间接线器，其中，所述输出转换部件通过具有用于压缩扩展规则转换数据的一个存储器和通过具有依据增益倍数等级的计算值的一个增益存储器来执行转换。
5.按照权利要求4的时间接线器，其中，所述增益存储器包括一个ROM。
6.按照权利要求4的时间接线器，其中，所述增益存储器包括一个RAM。
7.按照权利要求4的时间接线器，其中，所述增益存储器包括一个ROM和一个RAM。
8.按照权利要求1的时间接线器，其中，输出增益误差对于切换系统中的用户是动态固定的。
9.按照权利要求5的时间接线器，其中，一个时间接线器可以控制多达512条线路的信道增益。
10.按照权利要求5的时间接线器，其中，时间接线器输出一个用于切换系统用户的增益等级。
11.按照权利要求4的时间接线器，其中，用于切换系统用户的输出增益是在时间接线器内部进行控制的。
12.在一个16×16时间接线器内部用于控制一种控制存储器的方法，该时间接线器具有被划分成上/下部件的输入端口、一条地址总线、数据总线、多路复用器、数据存储器、控制存储器、输出转换部件，多路分配器以及输出端口，具有执行字操作的控制存储器的该时间接线器控制方法，包括以下步骤在控制存储器中写入交换信息，采用16位数据总线用于将一个特定的输入交换到一个特定的输出；并且根据时间接线器的输出状态来执行交换信息的数据转换。
13.按照权利要求12的时间接线器控制方法，其中，进一步包括以下步骤把所述16位数据总线的9个低位分配用于将所述交换信息写入控制存储器。
14.按照权利要求12的时间接线器控制方法，其中，进一步包括以下步骤按照输出状态来分配用于执行所述数据转换的所述16位数据总线的6个高位。
15.按照权利要求14的时间接线器控制方法，其中，进一步包括以下步骤使用具有压缩扩展转换数据的一个存储器执行增益转换。
16.按照权利要求14的时间接线器控制方法，其中，进一步包括以下步骤使用具有依据增益倍数等级的计算规则值的一个增益存储器执行增益转换。
17.按照权利要求16的时间接线器控制方法，其中，所述增益存储器是一个ROM。
18.按照权利要求16的时间接线器控制方法，其中，所述增益存储器是一个RAM。
19.按照权利要求16的时间接线器控制方法，其中，所述增益存储器包括一个ROM和一个RAM。
20.按照权利要求16的时间接线器控制方法，其中，进一步包括对切换系统中用户动态地固定输出增益控制值中的误差的步骤。
21.按照权利要求17的时间接线器控制方法，其中，一个时间接线器控制多达512条线路的信道增益。
22.按照权利要求17的时间接线器控制方法，其中，进一步包括对切换系统用户切换一输出增益等级的步骤。
23.按照权利要求17的时间接线器控制方法，其中，进一步包括在时间接线器内部控制切换系统用户输出增益的步骤。
全文摘要
一种通信系统中使用的时间接线器及其控制方法,采用16位数据总线来控制存储器,用9个低位代表关于输入端口和时隙的信息,用6个高位代表输出转换所需的信息,使用16位控制可以去掉现有的时间接线器中不必要的那些元件,从而简化了时间接线器的结构,并且可以缩短切换时间,另外,本发明的时间接线器还能够在时间接线器内部执行增益控制,而不需要外部增益控制过程。
文档编号H04L12/56GK1200607SQ9810892
公开日1998年12月2日 申请日期1998年5月22日 优先权日1997年5月23日
发明者孙正根, 李承烈 申请人:三星电子株式会社