专利名称：一种可编程复用器的制作方法
技术领域：
本实用新型涉及一种通信领域中的可编程复用器，特别适用于复杂帧结构和变帧结构、变速率的通信设备作可编程复用器装置。
目前通信设备中多数使用的复用器是属于固定帧结构、固定帧长、固定的帧同步字，这样的复用器要实现通信设备中的ITU-T H.221标准的复用器是无能为力的，因此使复用器的应用受到限制，给通信设备的制造带来一定的困难，并提高了通信设备的成本与体积。
本实用新型的目的在于避免上述背景技术中的不足之处而提供一种适合复杂帧结构和变帧结构、变速率的可编程复用器，并本实用新型还具有智能化、集成化程度高、体积小，重量轻，应用方便等特点。
本实用新型的目的是这样实现的；它由双端口存储器1、帧同步字产生器2、帧同步字地址产生器3 、码流合路器4、接口电平转换器5、6、复接时序产生器7、复接时序地址产生器8、复接信息时钟产生器9、数字信号处理器10、分接时序产生器11、分接时序地址产生器12、程序存储器13、码流分路器14、分接时钟产生器15及电源16组成。其中外接控制数据入端A通过数据总线与双端口存储器1入端1脚连接，外接控制地址入端B通过地址总线与双端口存储器1入端2脚连接，双端口存储器1出入端3脚通过数据总线、入端4脚通过地址总线分别与帧同步字产生器2、复接时序产生器7、分接时序产生器11、数字信号处理器10及程序存储器13的各出入端1、2脚并联连接；接口电平转换器6入端1、2脚分别与接收数据端的C、D端连接、入端3、4脚分别与接收时钟E、F端连接、分接数据出端5脚与数字信号处理器10入端3脚连接、分接时钟出端6脚分别与数字信号处理器10入端4脚、分接时序地址产生器12入端3脚及分接时钟产生器15入端2脚并接；帧同步字产生器2入端3脚通过帧定位地址总线与帧同步字地址产生器3入端1脚连接、出端4脚通过地址清零线与帧同步字地址产生器3入端2脚连接、出端5脚通过帧定位输出线与码流合路器4入端1脚连接；帧同步字地址产生器3入端3脚与复接信息时钟产生器9出端3脚连接；码流合路器4入端2-1至2-N分别与复接信息输入端T1至TN端连接、入端3脚通过复接时序总线分别与复接时序产生器7出端5脚、复接信息时钟产生器9入端1脚及复接时序输出P端并接、出端4脚与接口电平转换器5入端1脚连接；接口电平转换器5入端2脚分别与复接时钟入端M端、复接时序地址产生器8入端3脚及复接信息时钟产生器9入端2脚并接、出端3、4脚与输出数据端G、H端连接、出端5、6脚与输出时钟端J、K端连接；复接时序产生器8出端1脚通过复接时序地址总线与复接时序产生器7入端3脚连接、入端2脚通过地址清零线与复接时序产生器7出端4脚连接；复接信息产生器9出端4-1至4-N脚分别与复接信息时钟入端L1至LN端连接；分接时序产生器11入端3脚通过分接时序地址总线与分接时序地址产生器12出端1脚连接、出端4脚通过地址清零线与分接时序地址产生器12入端2脚连接、出端5脚通过分接时序总线分别与码流分路器14入端1脚、分按时钟产生器15入端1脚及分按时序总线出端N端并接；码流分路器14出端3-1至3-N脚分别与分接信息出端R1至RN端连接；分接时钟产生器15出端3-1至3-N脚分别与分接时钟出端S1至SN端连接；数字信号处理器10出端5脚与码流分路器14入端2脚连接；电源16出端+V电压端与各部件电源入端连接。
本实用新型的目的还可以通过以下措施达到本实用新型双端口存储器1、帧同步产生器2分别由双端口存储器集成块20、21构成；接口电平转换器6由电平转换接口集成块27构成；数字信号处理器10由微处理器集成块24、D触发器17、晶振18构成；程序存储器13由EPROM存储器集成块25构成；分接时序地址产生器12、码流分路器14及分接时钟产生器15由可编程逻辑器件集成块26构成，其中双端口存储器集成块20入端5至16脚与外接控制数据地址总线入端B连接、入端17至24脚与外接控制数据入端A连接、出入端27至34脚通过数据总线分别与双端口存储器集成块21出入端17至24脚、EPROM存储器集成块25出入端11至19脚、数字信号处理器集成块24出入端6至13及23至30脚、可编程逻辑器件集成块26出入端1、2、3、21至29及32至39脚、复接时序产生器7出入端1脚及分接时序产生器11出入端1脚并联连接、入端36至47脚通过地址总线分别与双端口存储器集成块21入端5至16脚、EPROM存储器集成块25入端2至10及21、23、24、25脚、数字信号处理器集成块24出端55至64及72至77脚、可编程逻辑器件集成块26入端190至198脚、复接时序产生器7入端2脚及分接时序产生器11入端2脚并联连接，入端52脚与电源16出端+V电压端连接、入端26脚与地端连接；双端口存储器集成块21入端36至45、47脚通过帧定位地址总线与帧同步字地址产生器3出端1脚连接、出端27脚通过帧定位输出线与码流合路器4入端1脚连接、入端50、52脚与电源16出端+V电压端连接、入端26脚与地端连接；EPROM存储器集成块25入端1、27、28脚与电源16出端+V电压端连接、入端14、22脚与地端连接；电平转换接门集成块27入端1、2脚分别与接收数据端的C、D端连接、入端6、7脚分别与接收时钟端E、F端连接，分接数据出端3脚与可编程逻辑器件集成块26入端178脚连接、分接时钟出端5脚与可编程逻辑器件集成块26入端177脚连接、入端16、4脚与电源16出端+V电压端连接、入端8、12脚与地端连接；数字信号处理器集成块24出端46、109脚与D触发器17入端2、3脚连接、入端45脚与D触发器17入端5脚连接、入端96脚与晶振18出端3脚连接、入端66、132脚与电源16出端+V电压端连接、入端5、36、71、102、103脚并接地端；D触发器17入端14脚与电源16出端电压+V电压端连接、入端7脚与地端连接；晶振18入端4脚与电源16电压+V电压端连接、入端2脚与地端连接；可编程逻辑器件集成块26出端157至163脚通过分接时序总线与分接时序产生器11入端5脚及分接时序总线出端N端并接、出端54至57分别与分接信息出端R1至RN端连接、出端73至76脚分别与分接时钟出端S1至SN连接、出端58至70脚通过分接时序地址总线与分接时序产生器11入端3脚并接、入端200脚与电源16出端+V电压端连接、入端104脚与地端连接。
本实用新型分接时序产生器11、复接时序产生器7分别由双端口存储器集成块28、29构成，帧同步字地址产生器3、码流合路器4、复接时序地址产生器8及复接信息时钟产生器9由可编程逻辑器件集成块30、非门19构成，其中双端口存储器集成块28、29各出入端8至16脚、通过数据总线、各出入端55至67脚通过地址总线分别与双端口存储器1出入端3、4脚、帧同步字产生器2出入端1、2脚、数字信号处理器10出入端1、2脚及程序存储器13出入端1、2脚并联连接，双端口存储器28、各出入端19至27脚通过分接时序总线与码流分路器14、分接时钟产生器15各入端1脚及分接时序总线出端N端并接、各入端36至48脚通过分接时序地址总线与分接时序地址产生器12出端1脚并接；双端口存储器29出端各19至27脚通过复接时序总线与可编程逻辑器件集成块30入端23、26至29及32至34脚及复接时序输出P端并接、各入端36至48脚通过复接时序地址总线与可编程逻辑器件30出端90、92至103脚并接；双端口存储器集成块28、29各入端4、51及68脚与电源16出端+V电压端并接、各35、52脚与地端连接；可编程逻辑器件集成块30出端55脚与复接时钟入端M端连接、入端63脚与帧同步字产生器2出端5脚连接、出端129至137、154至157脚通过帧定位地址总线与帧同步字产生器2入端3脚连接、出端163至169脚与复接时钟输出L1至LN连接、入端64至67脚与复接信息输入端T1至TN端连接、出端77、80脚与接口电平转换器5入端1、7脚连接、入端177脚与非门19出端3脚连接；入端200脚与电源16出端+V电压端连接、入端104、105脚与地端连接；非门19入端2脚与电阻R1、电容C1及开关K一端并接、入端6、7脚与电阻R2、电容C2一端并接、入端5脚串接电容C3后接地端、入端4、8脚及电阻R1、R2另一端与电源16出端+V电压端连接，开关K另一端、电容C1、C2另一端与地端并接。
本实用新型与背景技术相比有以下优点1．本实用新型采用大规模可编程逻辑器件集成块制作，因此集成化程度高，可以实时改变复分接器的帧结构、帧长、帧同步字和码速率，实现复杂帧结构复分接器改变。
2．本实用新型由于集成化程度高，因此智能化程度高，体积小，重量轻。
3．本实用新型采用表面贴装技术，因此性能稳定可靠，使用方便。
以下结合附图对本实用新型作进一步详细描述。
图1是本实用新型的电原理方框图。
图2是本实用新型双端口存储器1、帧同步字产生器2、接口电平转换器6、数字信号处理器10、程序存储器13、分接时序地址产生器12、码流分路器14及分接时钟产生器15的电原理图。
图3是本实用新型复接时序产生器7、分接时序产生器11、帧同步字地址产生器3、码流合路器4、复接时序地址产生器8及复接信息时钟产生器9的电原理图。
参照图1至图3，本实用新型由双端口存储器1、帧同步字产生器2、帧同步字地址产生器3、码流合路器4、接口电平转换器5、6、复接时序产生器7、复接时序地址产生器8、复接信息时钟产生器9、数字信号处理器10、分接时序产生器11、分接时序地址产生器12、程序存储器13、码流分路器14、分接时钟产生器15及电源16组成。其中外接控制数据入端A通过数据总线与双端口存储器1入端1脚连接，外接控制地址入端B通过地址总线与双端口存储器1入端2脚连接，双端口存储器1其作用接收外接控制单元输入的控制数据和控制地址信号，其3、4脚分别通过数据总线及地址总线与帧同步字产生器2、复接时序产生器7、分接时序产生器11、数字信号处理器10及程序存储器13各出入端1、2脚并联连接。数字信号处理器10接收双端口存储器1输出控制数据后产生帧同步信号存于帧同步字产生器2，同时帧同步字地址产生器3产生的帧同步地址信号通过帧定位地址总线输入帧同步字产生器2，帧同步字产生器2出端4脚产生的地址清零信号通过地址清零线对帧同步字地址产生器3地址进行清零、其出端5脚产生的帧定位信号输入码流合路器4。
本实用新型双端口存储器1、帧同步字产生器2分别由双端口存储器集成块20、21构成；接口电平转换器6由电平转换接口集成块27构成；数字信号处理器10由微处理器集成块24、D触发器17、晶振18构成；程序存储器13由EPROM存储器集成块25构成；分接时序地址产生器12、码流分路器14及分接时钟产生器15由可编程逻辑器件集成块26构成。图2是本实用新型双端口存储器1、帧同步字产生器2、接口电平转换器6、数字信号处理器10、程序存储器13、分接时序地址产生器12、码流分路器14及分接时钟产生器15的实施例电原理连接线路图，实施例按图2连接线路。
实施例双端口存储器集成块20、21采用市售IDT7132型集成块制作，双端口存储器1的双端口存储集成块20其作用是接收控制单元输入的数据及地址信息，由17至24脚通过A输入端口输入控制数据信息，由5至16脚通过B输入端口输入控制数据地址信息，双端口存储器集成块20的27至34脚输出数据信息分别输入双端口存储器集成块21的17至24脚、EPROM存储器集成块25的11至19脚、数字信号处理器集成块24的6至13脚及23至30脚，其36至47脚地址信息分别输入双端口存储器集成块21的5至16脚、EPROM存储器集成块25的2至10及21、23至25脚、数字信号处理器集成块24的55至64及72至77脚；双端口存储器集成块21的36至45脚输入帧同步字地址产生器3输入的帧同步字地址信号，作用是产生帧同步信号；电平转换接口集成块27实施例采用市售26LS32型集成块制作，作用是为电平转换接口，把入端口C、D端接收的数据RS422平衡电平信号转换为TTL数字电平信号，把入端口E、F端接收的时钟RS422平衡电平信号转换为TTL数字电平信号，经过电平转换接口集成块27输出的TTL数字分接数据信号输入可编程逻辑器件26入端117脚、输出的TTL数字分接时钟信号输入可编程逻辑器件集成块26入端178脚。数字信号处理器集成块24实施例采用市售TMS320C50型数字信号处理器集成块制作，其作用是控制产生时序、并对帧同步搜索，其入端96脚由晶振18提供数字信号处理器集成块24的钟源信号，实施例为57MHz信号，晶振18采用市售57MHz的晶振源制作而成；其109、46脚输入D触发器17的触发信号，作用是提供数字信号处理器集成块24的串行口帧同步信号，实施例D触发器17采用市售74F74型集成块制作。数字信号处理器集成块24产生的时序信号通过数据总线输入到双端口存储器集成块28、29，数字信号处理器集成块24产生时序后，进行帧同步搜索。本实用新型EPROM存储器集成块25实施例采用市售WS57C49型集成块制作，其作用是存储程序信号。
本实用新型分接时序地址产生器12、码流分路器14及分接时钟产生器15的可编程逻辑器件集成块26实施例采用市售一块EPM9320型可编程逻辑器件制作，其中分接时序地址产生器12作用是产生分接时序地址信号，由可编程逻辑器件集成块26的157至163脚通过分接时序地址总线输入分接时序产生器11入端5脚。码流分路器14作用是把一路码流分解成各支路信息，由可编程逻辑器件集成块26的54至57脚把各支路分接信息输出至分接信息出端R1至RN端，实施例由10路支路分接信号输出。分接时钟产生器15作用是产生分接时钟信号，由可编程逻辑器件集成块26的73至76脚把各支路分接时钟信号输出至分接时钟信息出端S1至SN端，实施例由10路支路分接时钟信号输出。可编程逻辑器件集成块26的157至163脚输入的分接时序信息通过分接时序总线与分接时序产生器11出端5脚及分接时序输出端N端并接，可编程逻辑器件集成块26的出入端1至3、21至29及32至39脚输入输出双端口存储器集成块20输入输出的数据信息、出入端190至199脚输入输出双端口存储器集成块20输入输出的地址信息。
本实用新型分接时序产生器11、复接时序产生器7分别由双端口存储器集成块28、29构成，帧同步字地址产生器3、码流合路器4、复接时序地址产生器8及复接信息时钟产生器9由可编程逻辑器件集成块30、非门19构成。图3是本实用新型复接时序产生器7、分接时序产生器11、帧同步字地址产生器3、码流合路器4、复接时序地址产生器8及复接信息时钟产生器9、非门19的实施例电原理连接线路图，实施例按图3连接线路、其中双端口存储器集成块28、29实施例均采用市售IDT7005B型双端口存储器集成块制作。双端口存储器集成块28作用是产生分接时序信号，双端口存储器集成块29作用是产生复接时序信号。由双端口存储器1的3脚输出的数据信息经数据总线分别输入双端口存储器28、29的8至16脚、其4脚输出的地址信息经地址总线分别输入双端口存储器28、29的55至67脚连接。双端口存储器28的出端19至27脚输出7路分接时序信号通过分接时序总线分别输入码流分路器14、分接时钟产生器15入端1脚及分接时序出端N端，由分接时序出端N端输出外接支路，双端口存储器28的36至48脚输入的分接时序地址信号通过分接时序地址总线与分接时序地址产生器12出端1脚连接、出端49脚输出的地址清零信号与分接时序地址产生器12入端2脚连接，输入清零信号。双端口存储器29的出端19至27脚输出的7路复接时序信号通过复接时序总线输入可编程逻辑器件集成块30的入端23、26至29、32及34脚及复接时序出端P端，由复接时序出端P端输出外接支路，双端口存储器29的36至48脚输入的复接时序地址信号通过复接时序地址总线与可编程逻辑器件集成块30输出复接时序地址信号90、92至103脚连接；双端口存储器29其中出端27脚输出的地址清零信号与可编程逻辑器件30其中入端33脚连接，对复接时序地址产生器8的时序地址进行清零。
本实用新型帧同步字地址产生器3、码流合路器4、复接时序地址产生器8及复接信息时钟产生器9的可编程逻辑器件集成块30采用市售一块EPM9320型可编程逻辑器件制作，其中帧同步字地址产生器3作用是产生帧同步地址信号，其129至137、154至157脚输出的帧定位信号地址通过帧定位地址总线输入帧同步字产生器2入端3脚；码流合路器4作用是把输入的多路支路信息合成一路码流信号，被复接信息由输入端T1至TN端输入64至67脚，合路码流由77、80脚输入接口电平转换器5、接口电平转换器5把TTL电平合路码流信号转换成RS422平衡电平信号，由J、K端输出合路数据信号，G、H端输出合路时钟信号；复接时序地址产生器8作用是产生复接时序地址信号，复接时钟由入端M端输入55脚；复接信息时钟产生器9作用是产生被复接信息的时钟信号，被复接信息时钟由163、164脚输出至L1、L2端输出，把被复接信息时钟输出至各支路。本实用新型非门19采用市售74F04型集成块制作，作用是对复位信号整形，复位信号由非门19连接的开关K产生，由非门19输出端3脚输入可编程逻辑器件集成块30的177脚，对可编程逻辑器件进行复位。
本实用新型电源16实施例采用通用的直流稳压电源线路自制而成，其输出+V电压为+5v电压。本实用新型中所有的电阻、电容器件也采用市售通用器件制作。
本实用新型简要工作原理如下由数字信号处理器10、程序存储器13、帧同步字产生器2、帧同步字地址产生器3、复接时序产生器7、复接时序地址产生器8、双端口存储器1、码流合路器4、复接信息时钟产生器9和接口电平转换器5构成本实用新型复接部分。数字信号处理器10根据双端口存储器1读到的命令，形成相应的时序写入复接时序产生器7，同时复接时序地址产生器8产生的地址信号将复接时序产生器7中的时序读出供复接使用，这种时序产生方法灵活方便，通用性强，修改命令字就可以改变帧长度、帧结构及时序，实现多种帧结构实时可变复接。
复接的帧同步字存放于帧同步字产生器2，通过双端口存储器1可以改变帧同步字的内容，即同步字可变。在复接信息时钟产生器9的控制下，由帧同步字地址产生器3读出帧同步字产生器2中的帧同步字输入码流合路器4，完成同步字复接。
码流合路器4在时序控制下，将被复接信息排队输出，完成复接，复接后经接口电平转换器5送往输出线路。
复接时钟产生器9产生复接器内部使用的时钟信号，送往被复接信息单元使用的连续时钟和断续时钟。本实用新型复接器部分采用外时钟方式，是由外部其它设备提供P×64kHz时钟，其中P=1至30，由输入端M端输入。复接器任何状态改变都是通过双端口存储器1进行控制接口，具体进行控制时钟频率即码速率、帧结构、帧长、帧同步字的内容及帧同步方式，输入数字信号处理器10。
本实用新型由数字信号处理器10、程序存储器13、分接时钟产生器11、分接时序地址产生器12、码流分路器14及分接时钟产生器15构成分接器部分。首先由分接时序产生器11产生分接时序，然后由数字信号处理器接收来自接口电平转换器6输入的复合码流信号并进行帧同步搜索。
数字信号处理器10根据双端口存储器1读到的命令、形成相应的时序写入分接时序产生器11，分接时序地址产生器12产生的地址将分接时序产生器11中的时序读出供分接使用，分接时钟产生器15在分接时序控制下产生分接支路信息时钟，由分接时钟产生器15经S1至SN端输出。
数字信号处理器10进行帧同步搜索的过程如下1．双端口存储器1根据外部通信设备的同步方式及同步字，建立符合帧同步要求的滑动窗口。
2．数字信号处理器10在搜索窗内，搜索帧同步字。若搜索到的同步字符合同步规则，则判为同步，进入同步验证，否则继续搜索同步字，至符合同步规则为止。
3．数字信号处理器10在同步验证阶段，若同步字出现误码次数满足失步规则，则判为失步，否则处于同步状态。
4．数字信号处理器10在同步搜索完毕后，强迫分接时序产生器7产生的时序与同步位置对准，以保证码流分路器14对码流进行正确的分接，码流分路器14将复合码流根据分接时序及同步位置进行分路得到各支路信息完成分接。
本实用新型安装结构如下把本实用新型中图1、图2、图3中的所有元器件安装在一块长×宽为320×400毫米的印制版上，其中可编程逻辑器件集成块26、30、数字信号处理器集成块24、双端口存储器集成块20、21、28、29等大规模集成电路采用表面贴装技术，因此电路体积小，重量轻，然后把印制版安装在长×宽×高为340×420×100毫米的机箱内，在机箱的面板上安装电源开关，控制数据、地址入端A、B端电缆插座，接收数据、时钟C、D、E、F端电缆插座，在面板上还安装分接信息及时钟出端R1至RN端及S1至SN端的电缆插座，复接信息时钟入端L1至LN端电缆插座，输出数据、时钟G、H、J、K端电缆插座，在机箱的后面板上安装电源输入插座，本实用新型的电源也可以采用外部+5v电源供电，组装成本实用新型。
权利要求1．一种由码流合路器(4)、码流分路器(14)、电源(16)组成的可编程复用器，其特征在于还有双端口存储器(1)、帧同步字产生器(2)、帧同步字地址产生器(3)、接口电平转换器(5)、(6)、复接时序产生器(7)、复接时序地址产生器(8)、复接信息时钟产生器(9)、数字信号处理器(10)、分接时序产生器(11)、分接时序地址产生器(12)、程序存储器(13)、分接时钟产生器(15)组成，其中外接控制数据入端A通过数据总线与双端口存储器(1)入端1脚连接，外接控制地址入端B通过地址总线与双端口存储器(1)入端2脚连接，双端口存储器(1)出入端3脚通过数据总线、入端4脚通过地址总线分别与帧同步字产生器(2)、复接时序产生器(7)、分接时序产生器(11)、数字信号处理器(10)及程序存储器(13)的各出入端1、2脚并联连接；接口电平转换器(6)入端1、2脚分别与接收数据端的C、D端连接、入端3、4脚分别与接收时钟E、F端连接、分接数据出端5脚与数字信号处理器(10)入端3脚连接、分接时钟出端6脚分别与数字信号处理器(10)入端4脚、分接时序地址产生器(12)入端3脚及分接时钟产生器(15)入端2脚并接；帧同步字产生器(2)入端3脚通过帧定位地址总线与帧同步地址产生器(3)入端1脚连接、出端4脚通过地址清零线与帧同步字地址产生器(3)入端2脚连接、出端5脚通过帧定位输出线与码流合路器(4)入端1脚连接；帧同步字地址产生器(3)入端3脚与复接信息时钟产生器(9)出端3脚连接；码流合路器(4)入端2-1至2-N分别与复接信息输入端T1至TN端连接、入端3脚通过复接时序总线分别与复接时序产生器(7)出端5脚、复接信息时钟产生器(9)入端1脚及复接时序输出P端并接、出端4脚与接口电平转换器(5)入端1脚连接；接口电平转换器(5)入端2脚分别与复接时钟入端M端、复接时序地址产生器(8)入端3脚及复接信息时钟产生器(9)入端2脚并接、出端3、4脚与输出数据端G、H端连接、出端5、6脚与输出时钟端J、K端连接；复接时序地址产生器(8)出端1脚通过复接时序地址总线与复接时序产生器(7)入端3脚连接、入端2脚通过地址清零线与复接时序产生器(7)出端4脚连接；复接信息产生器(9)出端4-1至4-N脚分别与复接信息时钟入端L1至LN端连接；分接时序产生器(11)入端3脚通过分接时序地址总线与分接时序地址产生器(12)出端1脚连接、出端4脚通过地址清零线与分接时序地址产生器(12)入端2脚连接、出端5脚通过分接时序总线分别与码流分路器(14)入端1脚、分接时钟产生器(15)入端1脚及分接时序总线出端N端并接；码流分路器(14)出端3-1至3-N脚分别与分接信息出端R1至RN端连接；分接时钟产生器(15)出端3-1至3-N脚分别与分接时钟出端S1至SN端连接；数字信号处理器(10)出端5脚与码流分路器(14)入端2脚连接；电源(16)出端+V电压端与各部件电源入端连接。
2．根据权利要求1所述的一种可编程复用器，其特征在于双端口存储器(1)、帧同步字产生器(2)分别由双端口存储器集成块(20)、(21)构成；接口电平转换器(6)由电平转换接口集成块(27)构成；数字信号处理器(10)由微处理器集成块(24)、D触发器(17)、晶振(18)构成；程序存储器(13)由EPROM存储器集成块(25)构成；分接时序地址产生器(12)、码流分路器(14)及分接时钟产生器(15)由可编程逻辑器件集成块(26)构成，其中双端口存储器集成块(20)入端5至16脚与外接控制数据地址总线入端B连接、入端17至24脚与外接控制数据入端A连接、出入端27至34脚通过数据总线分别与双端口存储器集成块(21)出入端17至24脚、EPROM存储器集成块(25)出入端11至19脚、数字信号处理器集成块(24)出入端6至13及23至30脚、可编程逻辑器件集成块(26)出入端1、2、3、21至29及32至39脚、复接时序产生器(7)出入端1脚及分接时序产生器(11)出入端1脚并联连接、入端36至47脚通过地址总线分别与双端口存储器集成块(21)入端5至16脚、EPROM存储器集成块(25)入端2至10及21、23、24、25脚、数字信号处理器集成块(24)出端55至64及72至77脚、可编程逻辑器件集成块(26)入端190至198脚、复接时序产生器(7)入端2脚及分接时序产生器(11)入端2脚并联连接、入端52脚与电源(16)出端+V电压端连接、入端26脚与地端连接；双端口存储器集成块(21)入端36至45、47脚通过帧定位地址总线与帧同步字地址产生器(3)出端1脚连接、出端27脚通过帧定位输出线与码流合路器(4)入端1脚连接、入端50、52脚与电源(16)出端+V电压端连接、入端26脚与地端连接；EPROM存储器集成块(25)入端1、27、28脚与电源(16)出端+V电压端连接、入端14、22脚与地端连接；电平转换接口集成块(27)入端1、2脚分别与接收数据端的C、D端连接、入端6、7脚分别与接收时钟端E、F端连接、分接数据出端3脚与可编程逻辑器件集成块(26)入端178脚连接、分接时钟出端5脚与可编程逻辑器件集成块(26)入端177脚连接、入端16、4脚与电源(16)出端+V电压端连接、入端8、12脚与地端连接；数字信号处理器集成块(24)出端46、109脚与D触发器(17)入端2、3脚连接、入端45脚与D触发器(17)入端5脚连接、入端96脚与晶振(18)出端3脚连接、入端66、132脚与电源(16)出端+V电压端连接、入端5、36、71、102、103脚并接地端；D触发器(17)入端14脚与电源(16)出端电压+V电压端连接、入端7脚与地端连接；晶振(18)入端4脚与电源(16)出端电压+V电压端连接、入端2脚与地端连接；可编程逻辑器件集成块(26)出端157至163脚通过分接时序总线与分接时序产生器(11)入端5脚及分接时序总线出端N端并接、出端54至57分别与分接信息出端R1至RN端连接、出端73至76脚分别与分接时钟出端S1至SN连接、出端58至70脚通过分接时序地址总线与分接时序产生器(11)入端3脚并接、入端200脚与电源(16)出端+V电压端连接、入端104脚与地端连接。
3．根据权利要求1或2所述的一种可编程复用器，其特征在于分接时序产生器(11)、复接时序产生器(7)分别由双端口存储器集成块(28)、(29)构成，帧同步字地址产生器(3)、码流合路器(4)、复接时序地址产生器(8)及复接信息时钟产生器(9)由可编程逻辑器件集成块(30)、非门(19)构成，其中双端口存储器集成块(28)、(29)各出入端8至16脚、通过数据总线、各出入端55至67脚通过地址总线分别与双端口存储器(1)出入端3、4脚、帧同步字产生器(2)出入端1、2脚、数字信号处理器(10)出入端1、2脚及程序存储器(13)出入端1、2脚并联连接，双端口存储器(28)各出入端19至27脚通过分接时序总线与码流分路器(14)、分接时钟产生器(15)各入端1脚及分接时序总线出端N端并接、各入端36至48脚通过分接时序地址总线与分接时序地址产生器(12)出端1脚并接；双端口存储器(29)出端各19至27脚通过复接时序总线与可编程逻辑器件集成块(30)入端23、26至29及32至34脚及复接时序输出P端并接、各入端36至48脚通过复接时序地址总线与可编程逻辑器件(30)出端90、92至103脚并接；双端口存储器集成块(28)、(29)各入端4、51及68脚与电源(16)出端+V电压端并接、各35、52脚与地端连接；可编程逻辑器件集成块(30)出端55脚与复接时钟入端M端连接、入端63脚与帧同步字产生器(2)出端5脚连接、出端129至137、154至157脚通过帧定位地址总线与帧同步字产生器(2)入端3脚连接、出端163至169脚与复接时钟输出L1至LN连接、入端64至67脚与复接信息输入端T1至TN端连接、出端77、80脚与接口电平转换器(5)入端1、7脚连接、入端177脚与非门(19)出端3脚连接；入端200脚与电源(16)出端+V电压端连接、入端104、105脚与地端连接；非门(19)入端2脚与电阻R1、电容C1及开关K一端并接、入端6、7脚与电阻R2、电容C2一端并接、入端5脚串接电容C3后接地端、入端4、8脚及电阻R1、R2另一端与电源(16)出端+V电压端连接，开关K另一端、电容C1、C2另一端与地端并接。
专利摘要本实用新型公开了一种可编程复用器,它由码流合路分路器、双端口存储器、帧同步字及帧同步字地址产生器、复接分接时序及时序地址产生器、复接分接时钟产生器、数字信号处理器、程序存储器等部分组成。它采用可编程逻辑器件及数字信号处理器实现复杂帧结构和变帧结构、变速率的可编程复用器。并还具有智能化、集成化程度高,体积小,重量轻,应用方便等特点,适合通信设备作可编程复用器装置。
文档编号H04J99/00GK2318759SQ9820218
公开日1999年5月12日 申请日期1998年3月17日 优先权日1998年3月17日
发明者裴文端, 尤静, 贾士军 申请人:电子工业部第五十四研究所