相关器方法和设备的制作方法

专利名称：相关器方法和设备的制作方法
背景技术：
发明领域本发明涉及通信接收系统，它被设计用来接收多个突发传输，这些传输出现在相同频率上且在时间上相互重叠它们使用直接序列扩频(DSSS)、码分多址(CDMA)、移相键控调制。这种类型的传输可被用于从远端节点到中央节点的星形通信网络，或被用于多个节点之间的网状通信网络，并且可以或不一定包括诸如用于卫星通信网络那样的中继站。
相关技术描述已提出几种用于CDMA通信系统的传输方案。通信工业协会IS-95前向链路(基站到用户终端)方案是一种正交同步CDMA系统，其中被用来与不同用户通信的扩频序列是Walsh-Hademard(沃尔什-哈德马)函数。这些高正交性的代码被用来使寻址到不同用户的信号之间的相互干扰最小化。然而，这需要非常精确的同步以保持发送到各个不同用户的和用户发送的信号之间的正交性。在反向链路上(用户单元到基站)，每个用户单元被分配以独特的扩频序列。这些扩频序列要选择成具有良好的互相关特性。
由Equatorial通信公司开发的C200系统使用异步方案，它为每个很小口径终端(VSAT)提供一个代码。在这个系统中使用的扩频序列是修正的高德(Gold)码。这些码具有良好的异步互相关特性。然而，由于每个VSAT具有独特的扩频序列以及任一个VSAT都可在任意时间发送，所以每个VSAT要求其中心站有一个专用的接收机。
在Norman Abramson的题为“Fundamentals of Packet MultipleAccessfor Satellite Networks(用于卫星网络的分组多址的原理)”中，(IEEE Journal on Selected Areain Communication,Vol.10,No.2,February 1992)，作者提出了他称为“扩频ALOHA”的用于VSAT终端的传输方案。在这个方案中，所有用户使用相同的扩频序列。这个扩频序列被选择成具有良好的自相关峰值和低的互相关副瓣。中心地面站会发送导引信号，以便使来自网络中各个不同VSAT的传输易于于同步。然而，Abramson并没有描述如何实施用于多个同时入站的VSAT传输的中心地面站接收系统。而且，这种系统的以同时用户数量来表示的容量很大程度上取决于所采用的扩频序列的长度(因而也就是给定的入站数据速率、编码、和调制技术所需要的卫星转发器带宽)，以及VSAT系统可被同步的程度。
为了克服各种不同发射机的同步的技术困难以及对于每个可能的发射机需要专用的接收机的经济问题，需要一种新的CDMA传输和接收方案。这个方案应当像传统的TDMA或FDMA方案那样工作，以使得一组接收系统资源可在其传输并不互相冲突的多个用户之间共享。它也不应当为了成功的运行而加上繁重的同步要求。所以，希望能提供一种能以避免上面所述问题的方式正确地把入站信号路由到多个解调器的系统。
发明概要本发明的一个目的是提供一种用于异步的直接序列扩频(DSSS)码分多址(CDMA)突发传输的实际而有效的接收系统，其中发射站使用公共的扩频序列或从一小组扩频序列中选择的扩频序列。
本发明的另一个目的是提供一种分配机制，以使得只要几乎在同时被接收的重叠的DSSS CDMA信号是以不同的扩频序列被扩展的，或者这些信号是以大于一个或两个码片的扩频序列出现时间(epoch)差而被接收的，则它们将被检测到并被分配到解调器信道库中不同的解调器信道上以便解调。
本发明的又一个目的是提供一种分配机制，它分配一个而且是仅仅一个解调器信道来解调每个收到的信号。
本发明的再一个目的是提供一种可经济地实施的分配机制。
本发明的另一个目的是提供一种分配机制，它使得使用相同扩频序列、数据速率和频率以它们的扩频序列出现时间或符号边界之间具有最小时间间隔来进行的不同信号的接收变得容易。
本发明的再一个目的是提供解调器分配机制，它使得突发DSSSCDMA解调器库的效率最大化。
按照本发明的一个方面，提供了一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，该方法包括以下步骤在第一到第k个解调器接收数据信号，该第一到第k解调器被安排成第一种枚举的次序，并被分成一组m个待命解调器和一组n个忙解调器，待命解调器被安排成类似于它们在第一枚举次序中的次序的第二枚举次序，在待命解调器中检测数据信号中的前置头，首先按第二枚举次序分别发送一个或多个请求信号作为来自待命解调器的承认信号给第一待命解调器，由第一待命解调器处理数据信号，以及把第一待命解调器从待命解调器组移到忙解调器组，其中k是大于1的整数，m是大于0且小于或等于k的整数，n是小于或等于k的整数，且m加n等于k。
发送承认信号给第一待命解调器的步骤，可以通过把承认信号发送到其第一枚举次序比第一待命解调器为高的所有n个待命解调器来实现。
也提供了一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，该方法包括的步骤为在第一到第k解调器接收信号，该第一到第k个解调器被安排成第一种枚举的次序，并被分成一组m个待命解调器和一组n个忙解调器，待命解调器被安排成类似于它们在第一枚举次序中的次序的第二枚举次序，在待命解调器中检测数据信号中的前置头，从待命解调器分别发送一个或多个请求信号到裁决器，首先按第二枚举次序从裁决器发送承认信号给第一待命解调器，由第一待命解调器处理该信号，以及把第一待命解调器从待命解调器组移到忙解调器组，其中k是大于1的整数，m是大于0且小于或等于k的整数，n是小于或等于k的整数，且m加n等于k。
从裁决器发送承认信号给第一待命解调器的步骤，可以通过把承认信号发送到其第一枚举次序比第一待命解调器为高的所有n个待命解调器来实现。
提供了一种信号接收和解调系统，它包括以枚举次序排列的第一到第k个解调器，其中每一个具有用于接收中频(IF)信号的IF信号输入端、第i个请求信号输出端、第i个忙信号输出端、第i个承认信号输入端、和第i个承认信号输出端，其中，第一到第k个解调器中的每一个或者处在忙状态，此时它们从第i个忙信号输出端提供第i个忙信号，或者处在待命状态，其中所有待命状态解调器根据在IF信号中检测到前置头而在第i个请求信号输出端提供第i个请求信号，其中在枚举次序中最高的待命解调器在第i个承认信号输入端接收第i个承认信号、在第i个承认信号输出端不提供信号、并被移到忙状态来处理IF信号，其中，其枚举次序比最高次序的待命状态解调器更高的所有忙状态解调器在第i个承认信号输入端接收第i个承认信号，并在第i个承认信号输出端提供第i个承认信号，以及其中k是大于1的整数，I是在1和k之间变化的整数，但对于第一到第k个解调器中的每一个则保持恒定不变。
信号接收和解调系统还可包括裁决器，它具有用于接收第一到第k个请求信号的k个请求信号输入端、用于接收第一到第k个忙信号的k个忙信号输入端、以及用于响应于从第一到第k个请求信号中的至少一个请求信号而提供承认信号的k个承认信号输出端。
在解调器中还提供了本地裁决电路，它包括峰值和门限值检测器，用于当解调器处在待命状态以及峰值和门限值检测器在进入的IF信号中检测到前置头时提供前置头检测信号，第一门，用于当解调器处在待命状态时响应于前置头检测信号而提供请求信号，第二门，用于接收承认输入信号以及当解调器处在忙状态时提供承认输出信号，忙信号发生器，用于当解调器处在忙状态时提供忙信号，切换电路，用于当它收到前置头检测信号和承认输入信号时把解调器改变成忙状态，以及用于当它接收到表示进入的IF信号已被全部解调的突发结束信号时，把解调器改变成待命状态。
附图概述从后面参照附图所作的说明，本发明的以上的和其它的目的与优点将变得很明显，其中

图1是按照本发明的优选实施例的包括前置头检测与裁决电路的解调器电路的方框图；图2是显示按照本发明的优选实施例的k个解调器电路的连接的方框图；图3是显示按照本发明的第一替换优选实施例的k个解调器电路到裁决器的连接的方框图；图4是显示按照本发明的第二替换优选实施例的k个解调器电路到裁决器的连接的方框图；图5是说明按照本发明的优选实施例的图1和2的解调器电路与裁决器的运行的时序图6是说明按照本发明的优选实施例的图1和2的解调器电路与裁决器的运行的流程图；图7是按照本发明的优选实施例的用于裁决请求、忙、和承认信号的印刷电路板背面(例如VME总线P2背面)的走线的说明；图8是对于一个请求的时间轮盘(timing wheel)数据结构的标志的说明；以及图9是对于两个请求的如图1所示的时间轮盘数据结构的标志的说明；优选实施例描述本发明采用与前置头检测电路紧密耦合的新的裁决机理，以便解决以上所指出的问题。
Turbo-sat系统是使用由大量VSAT共享的代码库的异步CDMA传输系统。所使用的扩频序列的数量可从最小值的1一直增加到在给定的扩频因子中可以找到的代码数，它们具有所希望的非周期互相关特性。
在Turbo-sat系统中，几个发射机共享一个公共的扩频序列，或一组扩频序列，发射机从这些扩频序列中随机选择。典型地，所有站都在一个公共射频上发射。来自发射机的信号可以都处于单一的数据速率，或单个数据速率的2的若干次幂的倍数。它们都可以使用2n的码片长的扩频序列来产生，其中n范围可从最小值的3直到7或更大。所有相同数据速率的信号可以具有相同的扩频因子，即，每个符号相同的码片数。
由于并不试图让由接收机/解调器系统所收到的传输的定时精确地同步到码片或子码片级别，这正是在正交或准正交的CDMA系统中的情况，一个信号的符号边界和另一个信号的符号边界可以分开到至多正或负半个符号。符号边界通常相应于扩频序列出现时间。
每个突发传输从前置头开始。前置头包括第一部分，它用扩频序列来调制但不带有数据，以及第二部分，它是用扩频序列调制的一个独特的数据字(用于突发同步的比特图)。
解调器信道库被用来处理使用相同的或不同的扩频序列以及相同的数据速率或共同数据速率的2的幂次倍的多个重叠的CDMA信号。在相同的频率上同时被使用的扩频序列可被选择成使得它们的不同相的自相关和互相关值为最小。在Robertc.Dixon的书“Spread SpectrumSystem(扩频系统)”(第二版，Wiley Intetscience出版)的第71-79页上定义和讨论了自相关与互相关，该书的内容在此引用，以供参考。
由于被配置来接收特定扩频序列和数据速率的每个解调器信道可以检测相同的接收信号，所以所有这样的解调器信道可开始处理相同的入站突发脉冲。因此随后的使用相同扩频序列与数据速率的重叠的进入的突发脉冲可能会被忽略，它们的数据也可能被丢弃。如果解调器信道都把它们解调的数据转发到公共处理器，则处理器会被许多相同消息的复本加重负担。为避免这些问题，需要一种设计，它把单独的解调器信道分配给每个收到的突发信号，而允许同一个库中的其它调制器信道继续搜寻随后的信号。
一种想要避免这些问题的设计使用了解调器信道电路库，其中每个电路包含前置头检测电路，它和解调器信道电路一样被耦合到位于机架中的裁决电路。
解调器信道电路被设计成使得一个解调器信道前置头检测电路可同时处理多个接收信号；几个解调器信道可同时检测同一个接收信号；或几个解调器信道可在前置头的第一部分中的不同的符号(扩频序列帧)上检测同一个接收信号。后一种情况至少部分是由于这一事实，即由不同的解调器信道接收的接收信号的功率电平可以有小量的差异。这是由于在接收信号通过不同IF分路器路径传播到机架中的各个解调器信道时，接收信号所经受的路径损耗有小量的差异。
对于解调器信道机架有某些经济性、有效性、和灵活性的要求，这导致对于裁决电路的要求。首先，一个解调器机架应当能够处理进入的有几个不同扩频序列的突发脉冲。另外，只有包含在一个机架中的解调器信道才通常被分配到特定的扩频序列。最后，在单个机架中可以有许多(大于20)解调器信道。
另一个要求必须处理在接收的进入的信号的符号边界之间的时间间隔。假定两个进入的信号同时被接收。如果它们的符号边界处在彼此的正或负的一个码片之内，则把此情况认为是冲突，系统没有必要正确地接收其中的任一个信号。如果两个进入的信号是在它们的符号边界间隔至少两个码片的情况下被接收的，则系统应当正确地接收这两个信号(假定二者都满足对于成功接收的所有其它准则)。在正或负一个码片和正或负两个码片的间隔之间是不确定性区域，因而设计目标是系统将能正确地接收其符号边界由至少一个码片分隔开的进入信号。
前置头检测电路是一种以每个扩频序列码片间隔有两个样本的速率作用在采样的模拟信号的数字电路。(可以使用每个码片间隔有多个样本，但是两个是所需要的最小值，因为前置头检测电路在PN同步之前运行。)关于解调器前置头检测电路已检测到进入的前置头的指示将以“检测到前置头”(PREAMBLE DETECTED)的信号输出的形式出现。这个信号可以具有短脉冲的形式或电平改变的形式。解调器期望从裁决电路返回一个信号来指令它继续处理突发脉冲。这个信号也可以是短脉冲的形式或电平改变的形式。在以下的优选实施例中，这两个信号都是短脉冲形式。然而，电平改变可被用于替换的实施例，而且解调器信道电路的任何必要的调整可由本领域的技术人员作出。
当在给定的解调器信道中的前置头检测电路检测到前置头时，它将发送“请求”脉冲给裁决电路。如果裁决电路发送回一个“承认”脉冲，则该解调器信道将继续处理由它通过查找构成前置头的第二部分的独特字而检测到的进入的信号。在解调器信道中最好能提供一个机构，如果在一定数目的前置头符号中没有找到独特字，它就清除裁决请求。如果裁决电路不发回“承认”脉冲，则解调器信道应当继续查找其它前置头。
如果在单个机架中被指定以给定的扩频序列检测进入传输的所有解调器信道能保证在几乎同一个时间(例如通过检测独特字的结尾端)检测到特定的进入的突发脉冲，则裁决机制可以是非常简单的把一个“承认”信号发回到其“请求”信号被首先接收到的解调器信道。
然而，如果突发检测机构是使得前置头能在独特字的结尾端之前就被检测到，则需要更复杂的设计。在优选实施例中，前置头检测器能在独特字开始以前检测前置头。由于前置头检测器电路工作的方式，前置头检测器将只对在符号边界处或扩频序列出现时间处的码片起作用。然而，由于被分布在解调器电路板上的IF信号的较小电平差，以及由于对于输入到不同解调器信道的峰值和门限值检测电路的输入的门限电平设置上可能的差值，在不同的解调器信道中的前置头检测器可以对不同的符号边界起作用。这意味着，裁决机制必须记住前置头被检测到的时间，以避免对同一个进入的前置头因检测到其后的符号边界而作出响应并发送一个“承认”信号。
裁决计时机制可以工作在相对于随机定时的进入信号的符号边界的任意相位。对每个符号间隔它必须经历一个完整的周期。在一个符号时间间隔中它必须记住一个符号间隔内的时间低到至少一个码片的水平。由于前置头检测器以每个码片两个样本的采样速率运行，所以某些前置头检测器可以在其它前置头检测器起作用以前或以后的半个码片(一个样本)对同一个前置头起作用。事实上，某些前置头检测器可以在其它前置头检测器起作用以后的一个或多个符号加或减半个码片对一个给定的前置头起作用。偶而地，前置头检测器可以相对于符号边界提早或滞后长达一个完整的码片而对一个给定的前置头起作用，特别是当出现冲突或接近冲突时。因为这些事实，在裁决电路中的计时机制应当以等于采样间隔或半个码片水平的分辨率运行。
在理想条件下，在所有解调器信道中的前置头检测器应该总是在同一时刻对同一个进入信号前置头起作用。然后有可能在裁决电路计时存储器中形成单独一项，以表示特定的扩频序列出现时间正在使用。这个项表示，对该特定扩频序列出现时间已发送了承认，而不应当再发送另外的承认。然而如上所述，前置头检测器可以以不同的样本和符号时间对同一个前置头起作用。所以，必须处理几个前置头检测器对同一个前置头的不同样本起作用的情况。再次地，相当可能的情况是，当解调器信道在进入信号的自相关峰值的任一侧以相等间距的间隔采样时，某些前置头检测器将对峰值的左侧(即，提早的)起作用，而其它的将对激发峰值的右侧(即，滞后的)起作用。
为了处理这种情形，本发明的一个实施例在裁决电路计时缓存器中形成三个项一个在样本时间片之前，一个在样本时间片上以及一个在样本时间片之后，而该请求就是在样本时间片上接收的。这些项是在对特定的突发脉冲的第一请求收到时和发出承认信号时形成的。
图8和9分别显示了对于一个和两个请求的数据结构进行标记的情况。如图8和9所示，裁决电路计时存储器810包括多个存储器时间片820，它们按圆周围绕成为环状。在使用裁决电路的本发明的实施例中，存储器时间片820的数目最好等于扩频因子的两倍。例如，与图8和9所示的计时存储器810相关的系统的扩频因子为16，所以它们具有32个存储器时间片820。
当请求进入时，裁决电路将首先检查与接收到请求的时间相对应的计时存储器时间片820。这个时间片被称为及时的时间片820a，它具有两个相邻的时间片820b，每一侧一个。如果及时的时间片820a未被标志，表示该时间片或紧邻它的一个时间片没有被承认的其它请求，则裁决电路将发出一个承认信号。否则，将不发送承认信号。如果解调器信道在一个码片间隔期间没有接收到承认信号，则它将继续寻找其它前置头。当一个及时的时间片被分配时，电路就标出及时的时间片820a和相邻的时间片820b，如下面所述。
当被分配来处理进入的信号的解调器信道结束对该信号的处理时，需要通知裁决电路可把未使用的时间片供其它的进入的信号使用。解调器信道必须发送一个信号给裁决电路以完成这一点。这个信号可被称为“空闲”信号。解调器信道必须在与它发送“请求”信号的同一个时间片发送“空闲”信号，以使裁决电路确切地知道哪个时间片是可供使用的。
如果收到的两个请求A和B相隔两个样本的间距，则计时存储器将在相应于两个请求的到达时间的两个时间片之间的时间片上被标志两次。
当对导致“请求”信号的两个进入信号之一进行处理的任一个解调器信道结束处理时，它将发送“空闲”信号给裁决电路。然后，裁决电路清除在三个存储器时间片820中的标志，这三个存储器时间片相应于其中接收请求信号的时间片820a和两个相邻的时间片820b。
然而，这会留下一个问题。如果只用一个比特来标志相邻的时间片820，则这会导致根据两个解调器信道的同时请求而被标记的那个时间片仅仅在一个“空闲”信号之后就被错误地标记为可供使用的。
具有两个比特的计时存储器时间片项可被用来纠正这个问题。计时存储器810具有可以放在缓存器时间片内的三种不同的标志单个标志、双标志、和空闲标志。单个标志表示缓存器被单个请求占用，并在优选实施例中相应于012。双标志表示缓存器被两个请求占用，即相邻于两个及时的时间片820a，并在优选实施例中相应于102。空闲标志表示缓存器时间片820没有被任何请求占用，并在优选实施例中相应于002。
在对时间片820作标志之前，裁决电路必须首先检查时间片820中的内容，以便查明它是否已被标志。当接收到请求时，如果及时的时间片820a(相应于接收到请求时的时间片)被标志为空闲标志(002)，则裁决电路用第一标志(102)去标志该及时的时间片820a。
然后裁决电路检查相邻于及时的时间片820a的两个缓存器时间片820b。如果相邻的时间片820b被标志为空闲标志(002)2则裁决电路用单个标志(012)去标志该相邻的时间片820b。如果相邻的时间片820b已用单个标志(012)标志过，则裁决电路用双标志(102)标志该相邻的时间片820b。
当在及时的时间片820a处收到“空闲”信号时，裁决电路用空闲标志(002)来标志该及时的时间片820a，然后检查两个相邻的时间片820b。如果相邻的时间片820b被标志为双标志(102)，即表示它被两个请求占用，则裁决电路把它的标志改变为单个标志(012)，这就表示它现在只被单个请求占用。如果相邻时间片820b是用单个标志(002)标志的，即表示它只被单个请求占用，则裁决电路把标志改变为空闲标志(002)，即表示它现在是空闲的。
也可出现一个前置头检测器提早一个样本起作用，而另一个滞后一个样本起作用的情况。(提早的检测器可对一个符号起作用，该符号是在滞后检测器起作用的符号后面的，这使情况更复杂。)这仅仅多半在噪声使自相关峰值严重失真的情况下出现。当这一情况发生时，裁决电路将接收两个请求，并发送两个承认。所以两个解调器信道将处理同一个进入的信号。可以使用中央消息处理器软件来检测这一情况，并消除该重复的消息。
上面描述的裁决电路具有几个潜在的失效机制，它们对系统性能起到负面的作用。一个可能的失效机制是当解调器信道完成处理突发脉冲时，由于某种原因不能发出“空闲”信号。这将使计时缓存器仍被标志在当接收到来自解调器信道的“请求”信号时所指定的那些时间片中。这又将阻塞这些时间片中的任何其它请求。因而，在那些时间片中发射机将不能成功地发送。
为解决这个问题，实施了某种类型的“看门狗”(watchdog)定时器机构，从而使得“空闲”信号会在最大突发长度以后产生。如果这个看门狗定时器机构在裁决电路内实施，则它必须独立于每个所处理的突发脉冲。因而，实施看门狗定时器的一种方式是在计时轮的机构中引入计数值。这导致计时轮机构的字宽很长，并且随之增加相应的花费。
然而，不一定要使裁决机构集中，它也可以是分布式的，并留在每个解调器信道的电路内。这种类型的分布的裁决机构是本发明的优选实施例。对于特定的扩频序列相位已被解调的这一指示，可以从解调突发脉冲的解调器信道通过使用“忙”信号来将其广播到在机架内的其它的解调器信道。当解调器信道检测到突发时，它将首先对它所指派的裁决电路电平检验该“忙”信号。
如果该“忙”信号没有被宣布，则解调器信道将宣布一个“请求”信号。该“请求”信号将从最接近于机架中第一插槽的机架末端(在优选实施例中，从机架的前面看时是最左边的插槽)作为“承认”信号以相同的裁决电路电平返回。如果发送该“请求”信号的解调器信道接收到该“承认”，则它对每个符号在发现突发时的紧接于其前的、当时的、和紧接于其后的半个码片间隔时宣布该“忙”信号，直到它检测到错误条件或直到它检测到出现突发结束为止。如果发出“请求”的解调器信道没有接收到“承认”，则它将继续寻找其它突发脉冲。
图1是按照本发明的优选实施例的前置头检测与裁决电路的解调器电路的方框图。优选实施例包括I和Q信道匹配滤波器140、差分检测器150、“泄漏积分器”160、峰值和门限检测器170、以及本地裁决电路180。I和Q信道匹配滤波器140还包括增益级101、1∶2功率分配器102，本地振荡器103、正交功率分配器104、第一和第二混频器105和106、第一和第二模拟一数字转换器(A/D)107和108、第一和第二奈奎斯特滤波器109和110、以及第一和第二伪噪声(PN)匹配滤波器111和112。差分检测器150还包括第一和第二单个符号延时器113和114、第一和第二乘法器115和116、第一总和器117。泄漏积分器160还包括第二总和器118、延时器119、以及第三乘法器120。本地裁决电路180还包括第一到第四门122、123、124、和125、锁存器126以及忙信号发生器电路127。
I和Q信道匹配滤波器140被匹配到分配给解调器信道的特定的扩频序列。泄漏积分器160对多个前置头符号的匹配滤波器140和差分检测器150的输出进行积分。
如图1所示，I和Q信道匹配滤波器140的运行如下。中频(IF)信号由增益级101放大，其输出被耦合到1∶2功分器102。功分器102的输出又被耦合到第一和第二混频器105和106的RF输入端，它们也以中频通过正交功分器104被馈以本地振荡器的同相和正交分量。混频器105和106的输出优选地是基带I和Q信号。这些信号被第一和第二模拟一数字转换器(A/D)107和108以每个码片两个样本的速率数字化。数字化的I和Q符号然后被第一和第二奈奎斯特滤波器109和110滤波以去除噪声。滤波后的I和Q符号然后被耦合到第一和第二PN匹配滤波器111和112，它们是用相应于解调器信道想要识别的PN代码的参考序列编程的匹配滤波相关器。第一和第二PN匹配滤波器111和112的输出然后被耦合到差分检测器电路150，在其中执行对PN匹配滤波器的I和Q输出的差分检测。
第一和第二PN匹配滤波器111和112的输出分别被提供给在差分检测器中的第一和第二单个符号延时器113和114。第一和第二单个符号延时器113和114又把信号提供给第一和第二乘法器115和116，然后它们的输出在第一总和器117中被组合。当存在想要的信号时，在第一总和器117的输出端处合成的信号是一系列数字值，每个码片两个，其幅度在PN匹配滤波器111和112中接收的PN序列和参考序列相匹配时为最大值。
从第一总和器117输出的这些数字值然后被泄漏积分器电路160积分。泄漏积分器电路160的“泄漏性”是使输入到第三乘法器120的常数为比1略小的数而形成的。这使泄漏积分器160的输出在积累到大的正或负值后按时间衰减。
由延时单元119所提供的延时等于A/D转换器在一个完整的PN序列重复时间中的采样数。例如，如果PN序列是32个码片长，以及每个码片的A/D采样数是二，则延时长度将是64个样本。另外，输入到第三乘法器120的常数在这种情况下可以是63/64，或者可能是31/32。泄漏积分器电路160的输出将是一系列数值，每个码片两个，当存在想要的信号时，这一系列数值的幅度被积累增大。
当来自泄漏积分器160的输出值达到门限幅度时，它们被峰值和门限检测器170检测到，它发出一个“检测到前置头”的脉冲作为响应。如果解调器信道是空闲的，即当前不在处理突发脉冲，则这个脉冲通过本地裁决电路180中的第一门122在总线上作为“请求”信号被输出到其它解调器210、215、220(在另外的实施例中是裁决器305/405)。响应于这个“请求”信号，其它解调器210、215、220(在另外实施例中是裁决器304/305)发回一个“承认入(GRANT IN)”信号。如果正好有“忙”信号(即，低电平)，则“请求”信号将不输出。
如果这个解调器信道当接收“承认入”信号时正在宣布“请求”信号，即如果“检测到前置头”信号是高电平，则第四门125宣布其输出并使锁存器126置位。锁存器126然后输出“处理突发脉冲”信号到第一门122、第二门123、和忙信号发生器电路127。“处理突发脉冲”信号阻止第一门122输出任何另外的“请求”信号，并使忙信号发生器电路127在导致从这个裁决器的请求的PN出现时对每个符号发出一次“忙”信号。如果当接收到“承认入”信号时，“处理突发脉冲”信号是低电平且“检测到前置头”信号是高电平，则到第三门124的顶上的输入将是低电平，阻止“承认出(GRANT OUT)”信号由第三门输出。“处理突发脉冲”信号保持为高电平，直到解调器信道结束处理突发脉冲并收到使锁存器126复位的“突发脉冲结束”信号为止。
如果接收到一个“承认入”信号而同时解调器信道正在处理突发脉冲，即“处理突发脉冲”信号为有效(高电平)，则第二门123的输出将是高电平，允许“承认入”信号通过第三门124，并成为“承认出”信号。
图2是显示按照本发明的优选实施例的n个解调器电路的连接的方框图。如图2所示，第一到第k个解调器210、215、220中的每一个经过IF功率分配电路230被连接到接收机240。第一到第k个解调器210、215、220中，每一个接收来自其它各个解调器210、215、220的“请求”信号和“忙”信号。第一解调器210提供“承认”信号给第二解调器215，第二解调器又把“承认”信号通过各个中间解调器传递到k个解调器220，如下面所描述的。“请求”信号通过环路被返回到第一解调器信道210，作为它所接收的“承认入”信号。
然而，在另外一个实施例中，另外的裁决器可被用来为“请求”和“承认”信号定路由，从而集中了电路的定时。来自解调器电路的“空闲”信号被用来通知裁决器解调器已结束处理进入的突发消息。图3是显示按照本发明的第一替换优选实施例的k个解调器电路到裁决器的连接的方框图。如图3所示，第一到第k个解调器310、315、320中的每一个经过IF功率分配电路330连接到接收机340。裁决器305接收来自第一、第二到第k个解调器310、315、320中的每一个的“请求”信号和“空闲”信号，并提供“承认”信号给第一解调器310。第一解调器210然后提供“承认”信号给第二解调器315，第二解调器又把“承认”信号通过各个中间解调器传递到第k个解调器320，如下面所描述的。
然而，在另一个替换实施例中，一个单独的裁决器可被用来为“请求”、“空闲”、和“承认”信号定路由，再次集中了电路的定时。图4是显示按照本发明的第二替换优选实施例的k个解调器电路到裁决器的连接的方框图。如图4所示，第一到第k个解调器410、415、420中的每一个经过IF功率分配电路430连接到接收机440。裁决器405接收来自第一、第二到第k个解调器410、415、420中的每一个的“请求”信号和“空闲”信号，并提供“承认”信号给每个解调器410、415、420。
优选实施例(如在图1和2所示的电路)的运行，还被显示于图5和6。图5是说明按照本发明的优选实施例的图1和2的解调器电路与裁决器的运行的时序图。图6是说明按照本发明的优选实施例的图1和2的解调器电路与裁决器的运行的流程图。
具体地，图5显示了两个解调器对具有相同的符号速率与相同的PN代码的第一和第二接收信号501(信号A)和501(信号B)的操作。在本例中，第二接收信号502的符号边界相对于第一接收信号501的符号边界被延时约三个码片。第一和第二解调器将接收第一信号501(信号A)，并将通过各自的I和Q信道匹配滤波器140与差分检测器150处理该信号(步骤605)。它们的泄漏积分器160然后接收差分检测器150的输出(步骤610)。
在每个解调器中的泄漏积分器延时单元119的输出，为清晰起见被显示为与泄漏积分器延时单元119输出的数字值相对应的模拟电压，将类似于波形503。输出信号被提供给每个解调器中的各个峰值和门限检测器170，该检测器判决其峰值幅度是否已达到或超过预定的门限电平(步骤615)。当信号503的峰值幅度超过在每个峰值和门限检测器170的输入端设定的门限电平时，“检测到前置头”脉冲将出现在峰值和门限检测器170的输出信号中(步骤620)。
假定两个解调器具有相同的门限设置，以及进到两个信道的IF信号电平是相等的，则两个解调器都将响应于第一接收信号501(信号A)而检测信号503与第一门限的交叉，并从与每个解调器相关的第一门122产生第一和第二“请求”信号505和507(步骤625)。这些“请求”信号被通过环路返回，并被用作为第一解调器210的“承认入”信号(步骤630)。在输出信号504中的“检测到前置头”脉冲在每个解调器的第二门的输入端上宣布，并被用来阻止两个信道同时通过相应的“承认”信号506。
假定第一解调器(图2上的210)比起第二解调器(图2上的215)更接近于机架中的第一插槽，则第一解调器210将首先接收“承认入”信号，然后电路将判决当前的(即第一)解调器信道是否处在忙状态(步骤635)。如果第一解调器210是空闲的，就像这一情况一样，则通过第二门123传递的“检测到前置头”信号就禁止在第一解调器210中的第三门124，并阻止它把“承认入”信号作为“承认出”信号传递到第二解调器215。在这时，第一解调器210将开始处理该信号(步骤645)。
“承认”信号和“检测到前置头”信号将使第一解调器210中的锁存器126置位。被置位的锁存器的输出将禁止第一门发出“请求”信号，并将使忙信号发生器127在导致来自这个裁决器的请求的PN出现时对每个符号输出一次“忙”信号。这将继续进行直到锁存器126在接收到表示第一解调器210正在处理的突发脉冲结束的信息后被复位为止。
然而，如果第一解调器210已处在处理信号的忙状态，则在第一解调器210中的“处理突发脉冲”信号将保持高电平，所以第二门123的输出将是低电平，并且第三门124将把“承认入”信号作为“承认出”信号传递到第二解调器215(步骤640)。这将允许第二解调器215处理信号，以及允许它制止把“承认”信号传递到线上的下一个解调器。
在处理期间，忙的解调器，即处理信号和输出忙信号的那些解调器，可继续检测前置头。然而，它们只处理与它们发出“请求”信号和接收“承认”信号的那个前置头有关的信号。
同时，当第一解调器210正在处理信号时，第二解调器215将继续接收进入的信号，包括第二接收信号502(信号B)。当对应于第二接收信号502(信号B)的泄漏积分器输出的峰值超过预定门限时，第二解调器215将响应于第二接收信号502(信号B)而输出“请求”信号507，并且它本身将接收“承认”信号508。
“承认”信号508将实际通过第一解调器210。但是，如上所述，由于第一解调器210正忙于处理信号A，在第一解调器210中的“处理突发脉冲”信号将保持为高电平，所以第二门123的输出将是高电平，因而在第一解调器中的第三门124的输出将仅仅把“承认”信号传递到线上的下一个解调器，在本例中是第二解调器。
在这期间，第一解调器210将不输出响应于第二接收信号502(信号B)的“请求”信号，因为它正忙于处理第一接收信号501(信号A)。如上所述，从第一解调器210中的锁存器126来的“处理突发脉冲”信号禁止第一解调器210中的第一门122输出“请求”信号。
一旦第二解调器接收“承认”信号，它也将通过它自己的忙信号发生器127宣布“忙”信号。因而，两个解调器在接收到“承认”信号一个符号之后都开始宣布“忙”信号。这将阻止任何其它检测到信号A或信号B的解调器信道产生“请求”信号作为应答。一旦第一和第二解调器210和215分别完成处理第一和第二接收信号501和502(信号A和B)，则它们的锁存器126将被复位，并且它们将再次接收IF信号以及将返回到待命解调器状态。
由于可以有几种不同的扩频序列被分配给一个解调器机架去进行处理，所以在一个机架中需要有几种裁决电路。在一个机架内也可以有几个不同的被处理的扩频因子。所以机架必须提供几条“请求”信号线，相同数目的“忙”信号线、以及相同数目的”承认”信号线。
在本优选实施例中，解调器机架是VME(IEEE1014)机架。解调器电路板优选地是带有两个接插件的6U VME板，每个接插件优选地具有96个管脚。每块解调器电路板优选地具有两个解调器电路。如由IEEE1014标准所规定的，第一接插件的全部和第二接插件的中心行(行B)几乎都是专用的VME总线信号线和电源。第二接插件的靠外的两行(行A和C)是用户可定义的。中央消息处理器可以占用在机架中的第一插槽(插槽1)。如果需要更多的处理能力，则可以加上附加消息处理器，最好在它们之间没有解调器电路板。
为了使所需要的裁决信号线的数目最小化，来自被指定用于检测和解调进入信号的所有解调器信道的“请求”信号可以和特定的扩频序列一起接成“或”运算而放在一条信号线上，并用每个解调器电路板上的集电极开路驱动器(或三态驱动器，其输出只在“请求”期间被驱动)驱动它们。相应的忙信号以同样方式确定其路由。来自裁决电路的以菊花链方式连接的特定扩频序列的“承认”信号是通过把“承认出”信号连接到下一块板上的“承认入”信号而被传递。每个相继的电路板如果它没有宣布有请求，就将“承认”信号传送下去，或如果它宣布一个请求，则阻断该“承认”信号而不进一步沿机架向下传送。在每个解调器电路板P2接插件上需要32个信号管脚以便用这样的方案实施裁决电路功能8条“请求”线、8条“忙”线、以及8组“承认出”线和“承认入”线。
把来自裁决电路的信号从解调器信道路由到把“请求”信号作为“承认”信号来反射的那个位置的一种方法是在解调器机架中使用定做的P2背板。图7显示了可能的配置方案。“请求”信号线701和“忙”线702按总线方式连接到所有的接头，而来自槽n的“承认出”信号被连接到槽n+1的“承认入”信号703。这个图应当被看作为对信号接续方案的说明，而不是电气设计建议。
另一个方法是使用这样的P2背板类型，它具有在接插件的中心行(行B)上按总线连接的信号并具有在行A和C上未指定用途的管脚。这个背板具有能把一个接插件插到P2背面每个插槽去的设施。在替换实施例中，可设计一个裁决电路接头板以便插到解调器电路板插槽中的P2接头的背面。也有可能使用橡皮电缆在裁决电路接头板和把“请求”信号作为“承认”信号反射的那个位置之间以菊花链方式连接该信号。这种方法保留了机架的灵活性。无论使用哪个设计，应当记住把互联按“请求”信号、“忙”信号、和“承认”信号是短脉冲的性质来设计。
另一个必须解决的实施问题是如何在机架上在最接近于插槽1的解调器板插槽上把“请求”信号作为“承认”信号“反射”，或返回。有四种可能的方法(1)把每个级别的“请求”信号接续到P2背面板上的相关的“承认”信号；(2)把每个级别的“请求”信号接续到特定的裁决电路接头板上的相关的“承认”信号；(3)用跳线块把每个级别的“请求”信号接续到机架上在最接近于插槽1的解调器板槽上的相关的“承认”信号；(4)通过使用能由软件配置起动的逻辑电路把每个级别的“请求”信号接续到机架上在最接近于插槽1的解调器板槽上的相关的“承认”信号。第三种方法由于花费和复杂性的原因而是优选使用的。
以上述的有关解调器电路板的设计的说明中，有这样一些含意。一个含意是，由于在一个板上的两个解调器信道可接收相同的或不同的扩频序列，所以它们必须是可编程的，以便使用相同的或不同的裁决电路的“请求”、“忙”、和“承认”信号线。另一个含意是，因为各个解调器电路板而加入到“承认”信号中(在“承认入”和“承认出”之间)的传播延时必须是非常短的。第三个含意是，在单个解调器机架中的所有解调器电路板中的前置头检测器需要被同步以得到最佳运行。
当出现以下条件的任何一个条件时解调器信道必须取消宣布“忙”信号(1)检测到前置头的第一部分，但在一定数目的符号内未检测到独特字；(2)通过独特字检测到前置头，但其中的突发脉冲或其中的循环冗余检验(CRC)块未能通过CRC检验；或(3)突发是过长的，正如由测量到的突发长度表示超过了在消息开始时由突发长度指示符所表示的突发长度所指示的那样。
权利要求
1．一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，该方法包括以下步骤在第一到第k个解调器接收数据信号，该第一到第k个解调器被安排成第一枚举的次序，并被分成一组m个待命解调器和一组n个忙解调器，待命解调器被安排成类似于它们在第一枚举次序中的次序的第二枚举次序；在待命解调器中检测数据信号中的前置头；首先按第二枚举次序分别发送一个或多个请求信号作为来自待命解调器的承认信号给第一待命解调器；由第一待命解调器处理数据信号；以及把第一待命解调器从待命解调器组移到忙解调器组，其中k是大于1的整数，m是大于0且小于或等于k的整数，n是小于或等于k的整数，以及m加n等于k。
2．如权利要求1所述的一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，其特征在于，其中发送承认信号给第一待命解调器的步骤，是通过把承认信号发送到其第一枚举次序比第一待命解调器为高的所有n个待命解调器而实现的。
3．一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，该方法包括以下步骤在第一到第k个解调器接收信号，该第一到第k个解调器被安排成第一枚举的次序，并被分成一组m个待命解调器和一组n个忙解调器，待命解调器被安排成类似于它们在第一枚举次序中的次序的第二枚举次序；在待命解调器中检测数据信号中的前置头；从待命解调器分别发送一个或多个请求信号到裁决器；首先按第二枚举次序从裁决器发送承认信号给第一待命解调器；由第一待命解调器处理该信号；以及把第一待命解调器从待命解调器组移到忙解调器组，其中k是大于1的整数，m是大于0且小于或等于k的整数，n是小于或等于k的整数，以及m加n等于k。
4．如权利要求3所述的一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法，其特征在于，其中从裁决器发送承认信号给第一待命解调器的步骤是通过把承认信号发送到其第一枚举次序比第一待命解调器为高的所有n个待命解调器而实现的。
5．一种信号接收和解调系统，包括以枚举次序排列的第一到第k个解调器，其中每一个具有用于接收中频(IF)信号的IF信号输入端、第i个请求信号输出端、第i个忙信号输出端、第i个承认信号输入端、和第i个承认信号输出端，其中，第一到第k解调器中的每一个或者处在忙状态，此时它们从第i个忙信号输出端提供第i个忙信号，或者处在待命状态，其中所有待命状态解调器根据在IF信号中检测到前置头而在第i个请求信号输出端提供第i个请求信号，其中在枚举次序中最高次序的待命解调器在第i个承认信号输入端接收第i个承认信号、在第i个承认信号输出端不提供信号、并被移到忙状态来处理IF信号，其中，其枚举次序比最高顺序号的待命状态解调器更高的所有忙状态解调器在第i个承认信号输入端接收第i个承认信号，并在第i个承认信号输出端提供第i个承认信号，以及其中k是大于1的整数，i是在1和k之间的变化的整数，但对于第一到第k个解调器的每一个保持恒定不变。
6．如权利要求5所述的信号接收和解调系统，其特征在于，还包括裁决器，具有用于接收第一到第k个请求信号的k个请求信号输入端、用于接收第一到第k个忙信号的k个忙信号输入端、以及用于响应于从第一到第k个请求信号中的至少一个而提供承认信号的k个承认信号输出端。
7．如权利要求5所述的信号接收和解调系统，其特征在于，其中第一解调器接收来自第二到第k个解调器中至少一个的第一承认信号。
8．在解调器中的本地裁决电路，包括检测器，用于当解调器处在待命状态时以及检测器在进入的IF信号中检测到前置头时，提供前置头检测信号；第一门，用于当解调器处在待命状态时，响应于前置头检测信号而提供请求信号；第二门，用于接收承认输入信号以及当解调器处在忙状态时提供承认输出信号；忙信号发生器，用于当解调器处在忙状态时提供忙信号；切换电路，用于当它接收前置头检测信号和承认输入信号时把解调器改变成忙状态，以及用于当它接收到表示进入的IF信号已被全部解调的突发结束信号时，把解调器改变成待命状态。
全文摘要
提供了一种用于接收和处理突发模式码分多址(CDMA)直接序列扩频(DSSS)信号的方法和设备。在这种方法和设备中,提供了多个具有规定的枚举次序的解调器。每个解调器或者是“待命的”,意思是它是空闲的以便处理信号,或者是“忙的”,意思是它当前正在处理信号。每个待命解调器接收输入的IF信号并试图检测在IF信号中的前置头。一旦它们检测到前置头,则每个待命解调器就发送请求信号给裁决器。响应于接收到请求信号,裁决器向枚举次序中的第一个待命解调器发送承认信号。承认信号顺序通过其枚举次序比第一待命解调器为高的各个忙解调器。然后第一待命解调器开始处理信号,并从待命解调器组转移到忙解调器组。然后剩余的待命解调器继续处理进入的信号。当忙解调器完成信号处理时,它就返回到待命解调器组。
文档编号H04Q7/38GK1224548SQ98800446
公开日1999年7月28日 申请日期1998年4月7日 优先权日1997年4月9日
发明者R·F·弗勒明三世, W·A·彻克, J·A·赤斯霍尔姆, B·J·格林斯曼, D·B·金, R·L·克罗恩兹, D·G·德克尔, N·F·克拉斯纳 申请人:Ge基本太空网络服务公司