专利名称：数字数据传输装置及方法
技术领域：
本发明涉及一种传送数字数据的方法及装置。
作为一种支持高速数据传输和实时传输的接口，为了数据传输的接口，就有了所知的IEEE1394高效串行总线标准(IEEE1394标准)。
该IEEE1394标准提供速率为100Mbps(兆位/秒)(98.304Mbps)，200Mbps(196.608Mbps)和400Mbps(393.216Mbps)的数据传输。具有较高级别传输速率的1394端口，按照规定与其较低级别的传输速率保持兼容。这样，100Mbps，200Mbps和400Mbps的数据传输速率可以在同一网络中共存。而且，在IEEE1394标准中，使用DS-LINK(DATA/STROBELINK)编码系统的传输格式，其中传输数据被转换成数据信号和补充数据信号的选通信号，如
图1所示，其中的时钟信号是由两个信号取“异或”产生的。参照截面图2所示的电缆结构，规定了一种电缆200，其结构为将两套由第一屏蔽层201屏蔽的双铰线(信号线)202和电源线203捆扎并进一步由第二屏蔽层204屏蔽得到的电缆。
在IEEE1394标准的连接系统中，可以使用两种系统，即菊花链系统和节点分支系统。使用菊花链，在节点最大距离为4.5m时最多有16个节点(一个有1394端口的设备)可以被连接。在联合中使用节点分支法，如图3所示，根据标准最多可以连结63个节点(物理节点地址)。
根据IEEE1394标准，上述电缆的连结和断开可以在设备保持工作的状态下进行，即在加电源状态下，所以该1394网络能够在增加或减少节点的时刻自动被重建。此时连接的节点的设备能够被自动地识别。可以在接口上管理连结设备的ID或布局。
遵从IEEE1394标准的接口的组成元件以及协议结构如图4所示。IEEE1394的接口可以分为硬件和固件。
硬件由物理层(PHY)和被连结层(连结层)构成。
在物理层中，IEEE1394标准的信号直接被驱动。连结层具有主接口和物理层。
固件包括一处理层，由一遵从IEEE1394标准为接口进行实际操作的管理驱动器构成，还有一管理层，由一遵从IEEE1394标准进行网络管理的驱动器构成，称为串行总线管理(SBM)。
应用层包括一用户使用的软件和一用于连接管理层或处理层的管理软件。
在IEEE1394标准中，该网络进行的传输操作被称为子操作(sub-action)，对其规定了下面的两种子操作。这两种被规定的子操作即为，一种异步传输模式，称为“异步(asynchronous)”，和一提供传输区域的同步传输模式，称为“等时(isochronous)”。每个子操作被分成三部分，并假定传输状态称为“仲裁”，“包传输”和“确认”。
在异步子操作中使用异步传输。在图5中示意了该传输模式的暂时过渡状态，第一子操作间隙规定了总线的空闲状态。通过监测子操作间隙时间，直接前次的传输结束并给出新的传输是否可能的判定。
如果空闲状态持续的比预置的时间间隔长，发出一个需要传输的节点可以使用总线的决定，并且执行仲裁以获得总线的控控权。停止总线的决定实际上由位于根部的节点B发出，如图6a和6b所示。通过此仲裁获得总线控制权的节点便开始数据传输，即包传输。数据传输后，收到数据的结点返送一代码询问(为确认接收而返送的代码)以响应收到的传输数据的结果。执行响应确认。通过执行此确认，发送和接收的节点都可以通过询问的内容确定传输正常地结束了。
接着子操作间隙，即总线闲状态被恢复以便重复上面的传输操作。
在等时子操作中，执行一基本与异步传输相似的传输结构。如图7所示，本传输的执行优先于异步子操作中的异步传输。本等时子操作中的等时传输的执行大约以每8kHz优先于异步子操作中的异步传输，以设定一保证传输区的传输模式。这可以实现实时数据的传输。
如果要在多个节点中执行实时数据的等时传输，在传输数据中设定一区分内容(传输节点)的通道ID以便只接收所需的实时数据。
上述IEEE1394标准的物理层由一物理层逻辑块(PHY LOGIC)102，一选择块(RXCLOCK/DATA SELECTOR)103，端口逻辑块(PORT LOGIC1，PORT LOGIC2，PORT LOGIC3)104，105，106，电缆端口(CABLE PORT1，CABLE PORT2，CABLE PORT3)107，108，109和一时钟发生块(PLL)110构成，如图8所示。
物理层逻辑块102利用IEEE1394标准中的连接层进行I/O控制和仲裁控制，它不仅与连接层控制器100而且与选择块103及端口逻辑块104，105，16相连接。
选择块103对从与电缆端口107，108，109相连的逻辑块104，105，106和接收时钟(RXCLK1，RXCLK2，RXCLK3)收到的数据进行选择，它与物理层逻辑块102和端口逻辑块104，105，106连接。
接收时，每组从端口逻辑块104，105，106收到的数据包数据(DATA1，DATA2，DATA3)和接收时钟(RXCLK1，RXCLK2，RXCLK3)被选择以便将收到的数据包数据和接收时钟经电缆端口107，108，109发送到物理层逻辑块102。例如，如果选择了经电缆端口107再经端口逻辑块104，收到的数据包DATA1和接收时钟RXCLK1，接收到的数据包数据(DATA1)和它的接收时钟RXCLK1将由端口逻辑块104送到物理层逻辑块102。经选择块103选择的数据包数据由接收时钟写入物理层逻辑块102的FIFO内存中。写入FIFO内存的数据包数据由时钟发生块110提供的系统时钟SYSCLK读出。
端口逻辑块104经过电缆端口107发送/接收仲裁信号(ARB.SINAL)和数据(DATA1)，并具有从电缆端口107发送的数据信号和它的选通信号中产生接收时钟(RXCLK1)的功能。在仲裁过程中端口逻辑块104由物理层逻辑块102馈给一仲裁信号(ARB.SIGANAL)。
在数据传输时间内，端口逻辑块104按时钟发生块110提供的传输时钟TXCLK将从物理层逻辑块102经选择块103发送的数据包DATA1转换成通过电缆端口107发送的串行数据。
在数据接收中，端口逻辑块104和接收时钟(RXCLK1)一起将经电缆端口107收到的数据包DATA1经过选择块103发送给物理层逻辑块102。如果端口逻辑104被选择块103选中，数据包(DATA1)将写入物理层逻辑块102的FIFO内存中。
端口逻辑块105经过电缆端口108发送/接收仲裁信号(ARB.SIGNAL)和数据(DATA2)，并具有从电缆端口108发送的数据信号和它的选通信号中产生接收时钟(RXCLK2)的功能。在仲裁过程中端口逻辑块105由物理层逻辑块102馈给一仲裁信号(ARB.SIGNAL)。
在数据传输时间内，端口逻辑块105按时钟发生块110提供的传输时钟(TXCLK)将从物理层逻辑块102经选择块103发送的数据包(DATA2)转换成通过电缆端口108发送的串行数据。
在数据接收时间内，端口逻辑块105和接收时钟(RXCLK2)一起将由物理层逻辑块102通过电缆端口108经选择块103发送的数据包(DATA2)发送到物理层逻辑块102。如果此物理层逻辑块102被选择块103选中，数据包数据(DATA2)将被接收时钟(RXCLK2)写入物理层逻辑块102的FIFO内存中。
端口逻辑块106通过电缆端口109发送/接收仲裁信号(ARB.SIGNAL)和数据(DATA3)，并具有从电缆端口109发送的数据信号和它的选通信号中产生接收时钟(RXCLK3)的功能。在仲裁过程中此端口逻辑块106由物理层逻辑块102馈给一仲裁信号(ARB.SIGNAL)。
在数据传输时间内，端口逻辑块106按时钟发生块110提供的传输时钟(TXCLK)将从物理层逻辑块102经选择块103发送的数据包(DATA3)转换成通过电缆端口109发送的串行数据。
在数据接收时间内，端口逻辑块106和接收时钟(RXCLK2)一起将经电缆端口109和选择块103接收到的数据包(DATA3)发送到物理层逻辑块102。如果此端口逻辑块104被选择块103选中，数据包(DATA1)将被接收时钟(RXCLK1)写入物理层逻辑块102的FIFO内存中。
电缆端口107使用发自端口逻辑块104的信号驱动一双铰线电缆，同时转换通过双铰线电缆发送信号的级别以便将转换后的信号发送给端口逻辑块104。
电缆端口108使用发自端口逻辑块105的信号驱动一双铰线电缆，同时转换通过双铰线电缆发送信号的级别以便将转换后的信号发送给端口逻辑块105。
电缆端口109使用发自端口逻辑块106的信号驱动一双铰线电缆，同时转换通过双铰线电缆发送信号的级别以便将转换后的信号发送给端口逻辑块106。
时钟发生块110从由石英振荡器111提供的24.576MHz的时钟产生49.152MHz的系统时钟(SYSCLK)和98.304MHz的传输时钟(TXCLK)。
物理层中仲裁信号的逻辑值有三个“1”，“0”和“Z”，并按照表1和2所示的规则产生，并按表3所示的规则解码。值“Z”表示驱动器的不工作状态。
两套双铰线202中的一套双铰线TPA/TPA*发送一选通信号(STRB_TX)，并接收该选通信号(STRB_RX)。信号STRB_TX，DATA_TX，STRB_ENABLE和DATA_ENABLE用于产生仲裁信号(ARB_A_RX，ARB_B_RX)。
表1.产生仲裁信号的规则
表2产生仲裁信号的规则
表3仲裁信号解码规则
而且在物理层中，两传输仲裁信号(ARB_A_TX，ARB_B_TX)按表4所示的规则被编码成线性状态。如表4所示，依据数据发送到父节点或子节点，这些状态有不同的含义。
在IEEE1394标准中解释了(节点的)父-子关系。在与网络连结的多个节点中，有一些节点出现在末端(叶)。一旦重置后，各节点立刻检查自己是否是叶。各节点是否是叶是以确认有多少电缆与该节点自身相连来检查的。具体地说，只有一个端口的节点或有多个端口但仅有一个被连结的节点就是叶。各叶向与它相连的节点(父节点)进行一次查询。收到查询的节点接收与它相连的进行查询的节点作为子节点。尚未确定父-子关系的节点向连结终端作进一步查询。这样确定了网络中的父-子关系。最终，在它们的全范围内作为父节点的节点成为根。
表4发自物理层的仲裁的线性状态
在物理层中，插入仲裁信号(ARB_A，ARB_B)按下面表5所示的规则被解码成线性状态。
表5物理层接收到的仲裁信号的线性状态
上面定义的IEEE1394标准为一连接图像处理的内部设备到计算机的接口提供了必要的条件，这样很多设备，例如音频或视频设备或个人计算机，可以容易地用一根单独的电缆在一房间内构成家庭网以允许多种设备的简化工作。
但是，由于IEEE1394标准提供了互连设备之间的距离，即节点间电缆的最大距离为4.5m，因此，如果要在多个房间内建设一个家庭网络，必须提供大量仅作为电缆中继的节点。
而且，如果希望延长电缆而不改变IEEE1394标准的物理层系统，需要增大电缆的直径，运就降低网络中电缆布线的可实施性，而且电缆本自很贵。
本发明的目的是提供一种进行数字串行数据传输的方法和装置，其中如IEEE1394标准情形一样在数据传输前先进行总线使用权仲裁的数字串行数据接口的节点间的电缆距离被延长以便于长距离传输。
根据本发明，提供一种发送和接收数据和控制代码的装置，包括一输入/输出端口；数据转换装置，用于将传输数据从n-bit代码转换成m-bit代码和将接收的数据从m-bit代码转换成n-bit代码；控制信号转换装置，用于将获得与输入/输出端口相连的传输通道的使用权控制信号转换成由与分配给数据的m-位码不同的m-位码构成的控制代码并将接收到的m-位代码转换成控制信号；加扰装置，用于对从控制信号转换装置接收到的m-位控制代码进行加扰以减少不必要的辐射，并将加扰后的控制信号输出给输入/输出端口；和解扰装置，用于对从输入/输出端口接收到的加扰后的信号进行解扰并将解扰的信号输出给控制信号转换装置。
根据本发明，还提供一种数据传输方法，包括一发送数据转换步骤，用于把待传输的数据从n-位码转换成m位码；一接收数据转换步骤用于把接收的数据从m位码转换成n位码，一传输控制信号转换步骤，用于把获得与输入/输出端口相连的传输通道的使用权的控制信号转换成由与分配给数据的m-位码不同的m-位码构成的控制码及把接收的m位码转换成控制信号；一加扰步骤，用于对从传输控制信号转换步骤接收到的m位控制码进行加扰以减少不必要的辐射并将加扰后的控制信号输出给输入/输出端口；和一解扰步骤，用于对从输入/输出端口接收到的加扰信号进行解扰。
图1是IEEE1394标准中传输数据的信号结构的时间示意图。
图2是IEEE1394标准规定的电缆截面视图。
图3给出一个应用IEEE1394标准的网络的示意结构。
图4给出遵守IEEE1394标准的一个协议结构和接口。
图5给出一个异步传输的包。
图6给出通过仲裁获得总线使用权状态。
图7给出一个等时传输的包。
图8为一框图，给出IEEE1394标准中物理层的示意结构。
图9为一框图，给出用于本发明实施例中进行数字串行数据接口的接口器件的结构。
图10为一框图，给出用于上面数字串行数据的接口器件的扰码块的详细结构。
图11为一框图，给出上面接口器件中用于数字串行数据的解扰码块的详细结构的一部分。
图12为一框图，给出解扰码块详细结构的一部分。
图13为一框图，给出解扰码块详细结构的一部分。
图14为一框图，给出解扰码块详细结构的全部。
图15为一框图，给出解扰码块的另一个详细结构的全部。
参照示图，详述本发明的优选实施例。
本发明通过使用具体形式如图9所示的用于数字串行数据的接口器件而实现的。
图9所示的接口器件，包括一物理层逻辑块(PHY LOGIC)1；一个选择块(RXCLOCK/DATA SELECTOR)2；一个转换处理块(4B/5B CONVERTER&ARB.SIGNAL CONVERTER)3；加扰块(SCRAMBLE1，SCRAMBLE2)4A，4B；解扰块(DE-SCRAMBLE1，DE-SCRAMBLE2)5A，5B；传输块(P/S1，P/S2)6A，6B；接收块(RX_PLL 1P/S，RX_PLL 2P/S)7A，7B；一端口逻辑块(PORT LOGIC)8，一模拟驱动器(ANALOG DRIVER)9；和一时钟发生块(PLL)10。
物理层逻辑块1利用IEEE1394高效串行总线标准，以下称为IEEE1394标准中提供的链接层进行I/O控制和仲裁控制，并与符合IEEE1394标准的链接层控制器100和上述的选择块2，转换处理块3及端口逻辑块8相连。
物理层逻辑块1中的链接层的I/O等同于IEEE1394标准，即链接层和物理层之间的通信是通过发送/接收数据信号(DATA)和控制信号(CTRL)进行的。而且，链接层发送一连接请求信号(LREQ)给物理层逻辑块1作为从链接层到物理层的发送请求。
本物理层逻辑块1有一仲裁控制器，封装在其中，并由该仲裁控制器控制在仲裁过程和总线之间的传输/接收。如果从链接层产生一个包传输请求，经过恰当的时间间隙后物理层逻辑块1开始仲裁。时间间隙因仲裁的类型而变化。在经链接层发送仲裁请求给转换处理块3和端口逻辑块8的同时，物理层逻辑块1还经链接层发送数据包(DATA)给选择块2。
选择块2选择通过转换处理块3收到的数据组(DATA1，DATA2)和接收时钟(RXCLK1，RXCLK2)以及通过端口逻辑块8收到的数据组(DATA3)和接收时钟(RXCLK3)，并与物理层逻辑块1，转换处理块3，接收块7A，7B，及端口逻辑块8相连。
为发送数据，本选择块2将发自物理层逻辑块1的数据包数据(DATA)发送给转换处理块3和端口逻辑块8。这将传输数据发送到所有的传输端口。接收时，选择块2在通过转换处理块3和端口逻辑块8接收到的数据包数据(DAIA1，DATA2，DATA3)和接收时钟(RXCLK1，RXCLK2，RXCLK3)中选择一组并发送所选择的数据组，例如数据包数据(DATA1)和接收时钟(RXCLK1)给物理层逻辑块1。选择块2选中的数据包数据，例如数据包数据(DATA1)被转换处理块3收到，并被接收时钟(RXCLK1)写入物理层逻辑块1的FIFO内存中。写入FIFO内存的数据包数据将由时钟发生块10提供的系统时钟SYSCLK读出。
转换处理块3作为4数据位/5数据位转换装置和仲裁信号转换处理装置，用于为仲裁信号分配不同于4数据位/5数据位转换处理中分配给数据的5位码元的其他5位码元。在仲裁中，转换处理块3将发自物理层逻辑块1的仲裁信号(ARB.SIGNAL1，ARB.SIGNAL2)转换成一或两个分配如表6所示的5位码元(symbol)，并将转换后的码元发送给加扰块4A，4B。即，发送时，除TX_DATA_PREFIX和BUS_RESET外，转换处理块3为每个仲裁分配一个码元，而给TX_DATA_PREFIX分配两个码元(11000 10001)并给BUS_RESET分配两个码元(00000，11111)以便发送结果数据，如表6所示。而且本实施例的表6与IEEE 1394标准中的表4等同。
同时，转换处理块3将根据表7把发自解扰块5A，5B的5位仲裁码元转换成对应于仲裁状态的信号，并将结果信号发送给物理层逻辑1。本转换基于来自端口的5位接收码元和5位发送码元而进行。在IEEE1394标准提供的仲裁中，有些依赖于子(child)和父(parent)的仲裁信号的传输状态，如表5所示。例如，如果父节点和子节点同时相互发出TX_PARENT_NOTIFY根据IEEE1394标准的表4，ABR_A_TX＝0且ABR_B_TX＝Z，这样在相应的节点中，ABR_A＝0且ABR_B＝0，如表3所示。即，从相应节点发送的信号相互取消。在本实施例中，由于数字串行信号被送到双铰线，该取消没有进行。于是利用将要发送给物理层逻辑1的相关的仲裁信号，将传输码元存储在转换处理块3的存储器或寄存器中并且根据存储的传输码元和发自解扰块5A，5B的接收码元设定仲裁状态。对于发送到物理层逻辑块1的仲裁信号，按照IEEE1394标准分配2位信号以表示“0”，“1”和“Z”。相关的仲裁状态从传输和接收码元中建立而且根据表8产生仲裁信号并发送给物理层逻辑块1。
一方面，也可以通过根据发送到一状态机器的码元管理节点状态来根据节点的状态和收到的码元设定仲裁的状态，未示出。在本实施例中，表7相应于IEEE1394标准中的表5。
表6为仲裁分配的传输码元
在数据包数据传输中，转换处理块3将经过选择块2发送的数据包数据(DATA1，DATA2)从4位信号转换成5位信号，分配如表9所示，以便把转换后的信号发送到加扰块4A，4B。同时，转换处理块3将发自解扰块5A，5B的5位接收数据包数据从5位信号转换成4位信号，它们将被发送给选择块2。
表7为仲裁分配的仲裁码元
表8物理层接收到的仲裁信号的线性状态
表9分配给数据的码元
在上面的转换处理块3的4位/5位转换中，含有大量时钟元素的5位码元被分配给数据包数据(DATA1，DATA2)，如表9所示。这样，数据包数据(DATA1，DATA2)的接收端能够通过PLL主动地从接收信号中产生接收时钟(RXCLK1，RXCLK2)。
通过分配含有极多IDLE(1111)，即时钟消息，的5位码元给IEEE1394标准仲裁的空闲状态，即使在仲裁的空闲状态中接收方PLL的锁定状态也能够保持，这样使仲裁能够被可靠地执行。
在本接口器件中，其中，在每个传输块6A，6B中，如以后要解释的，5位的发送信号从5位的传输信号被转换成串行数据并且NRZ(不归零)数据被转换成NRZI(不归零反转)数据，并且按三级别信号发送对数据造成的变化，具有最高频率的发送信号是11111…和IEEE1394标准的仲裁中分配给空闲状态的5位空闲码元(11111)相对应，这样该信号占用了传输时间的主要部分。如果传输速率为100Mbps，当以4B/5B转换发送125Mbps信号时在31.25MHz频率处产生不需要的辐射。要消除该峰，只要预置的格式不连续重复就足够了。于是，提供了加扰块4A，4B以消除那些不需要的辐射。
加扰块4A，4B在数据包数据传输中对发自转换处理块3的5位传输信号加扰以消除该5位传输信号的不需要的辐射。传输块6A，6B由加扰块4A，4B馈给加扰的5位的传输信号。
而且，由于除空闲(11111)，TX_DATA_PREFIX(11000 10001)和TX_DATA_END(01101)外码元都以2位“0”开始，按照这样的假定，如果在串行/并行转换后的信号同步时间内发现两位“0”，表示码元的起始端，则每个含有这些“0”的5比特的仲裁信号均可被确定为是码元。但是对于BUS_RESET(00000 11111)，接收到连续的5个“0”不需要计数2位的“0”就可以确定每个仲裁信号。
为BUS_RESET分配两个码元(00000 11111)的原因是锁定PLL并保持该锁定状态。如果只给BUS_RESET分配一个码元(00000)，则在接收BUS_RESET时无法锁住PLL并保持该锁定状态。在分配5位的码元给数据和仲裁状态时，选择这样的代码使在转换成NRZ1码时PLL的锁定不在DC电平中产生偏压。由于满足这些条件的5位码元有确定的数目限止，可以通过组合两个码元以获得满足这些条件的代码。
对于TX_DATA_PREFIX(11000 10001)，它的检测独立于其它仲裁信号。即把接收的数据移动一比特以准备五个数据串，每个数据串的长度为10比特。如果数据串与TX_DATA_PREFIX(11000 10001)的比特型式吻合，确定接收TX_0DATA_PRFIX。由于数据包数据在接收TX_DATA_PREFIX之后紧接着收到，可以通过接收TX_DAT_PREFIX来对数据包数据施用代码同步。
由于TX-DATA-END(01101)在数据包数据之后紧接着收到，它可以用与TX-DATA-PREFIX和数据包数据相同的码元同步来检测。而且，由于TX_DATA_PREFIX的比特型式(11000 10001)未出现在表9对数据包数据转换的数据串中，即使不施用码元同步也无法在数据包数据中检测到，所以不会出现接收的错误数据。在检测到TX_DATA_PREFIX后，非TX_DATA_END或BUS_RESET的仲裁信号不被检测。
解扰块5A，5B对发自接收块7A，7B的5位信号进行与加扰块4A，4B进行的加扰相连系的解扰以便对5位的接收信号解扰。转换处理块3由解扰块5A，5B馈给解扰后的5位接收信号。
加扰块4A，4B和解扰块5A，5B的开/关状态的相应操作可以由开关设定。
传输块6A，6B把由加扰块4A，4B加扰后的加扰的5位传输信号从并行数据转换成串行数据并从NRZ(不归零)数据转换成NRZ1(不归零反转)以便按三值信号发送数据中引起的变化。
接收块7A，7B也将接收信号从NRZ1(不归零反转)转换成NRZ(不归零)数据并把串行数据转换成并行数据以便将5位的接收数据发送给解扰块5A，5B。接收块7A，7B通过PLL从接收到的数据中产生接收时钟(RXCLK1，RXCLK2)并将产生的时钟发送给选择块2。
端口逻辑块8适用于发送/接收数据(DATA3)和符合EEE1394标准的物理层的仲裁信号(ARB.SIGNAL3)并且从发送自模拟驱动器9的数据和它的选通信号中产生接收时钟(RXCLK3)。在仲裁中，端口逻辑块8由物理层逻辑块1馈给仲裁信号(ARB.SIGNAL3)。
在数据发送中，端口逻辑块8通过发自时钟产生块10的发送时钟(TXCLK)将经过选择块2的发自物理层逻辑块1的数据包(DATA3)转换成为将从模拟驱动器9发送的串行数据。
在数据接收中，端口逻辑块8经过选择块3向物理层逻辑块1发送收自模拟驱动器9的数据包数据(DATA3)和接收时钟(RXCLK3)。如果本端口逻辑块8被选择块3选中，数据包(DATA3)被接收时钟(RXCLK3)写入物理层逻辑块1中的FIFO内存中。
时钟发生块10适用于从石英振荡器11给予的24.576MHz时钟中产生49.152MHz的系统时钟(SYSCLK)和98.304MHz的发送时钟(TXCLK)。
上述的串行数据接口器件包括转换处理块3，用于对仲裁信号(ARB.SIGNAL1，ARB.SIGNAL2)和数据包(DATA1，DAIA2)进行4位/5位转换以便通过传输块6A，6B和接收块7A，7B以5位码数据发送或接收仲裁信号(ARB.SIGNAL1，ARB.SIGNAL2)和数据包(DATA1，DATA2)来实现使用光纤电缆或不昂贵的UTP(非屏蔽双铰线)电缆作为传输电缆的长距离传输。本接口器件还包括符合IEEE1394标准的端口逻辑块8和模拟驱动器9以便按符合IEEE1394关于光纤电缆的标准的电缆提出可能的共存的传输通道或者按UTP电缆(提出可能共存的)传输通道。
下面说明上面提到的加扰块4A，4B和解扰块5A，5B。
上面的两个加扰块4A，4B具有相同的结构而且每个包括密钥流寄存器11A，11B，11C，异或门12A，12B，12C，12D和12E，异或门13A，13B，13C，13D，13E及一个传输时钟发生器14，在图10中给出例子。如果没有区分的必要时，以后将密钥流寄存器11A，11B，11C，异或门12A，12B，12C，12D和12E及异或门13A，13B，13C，13D和13E分别称为密钥流寄存器11，异或电路12或异或电路13。
在如图10给出的加扰块的示意结构中，发送时钟(CLOCK)从发送时钟发生器14被发送给密钥流寄存11。密钥流寄存器11是11位寄存器并且它的初始值被设为一非零的适当值，例如[11111111111]。在密钥流寄存器11中，密钥流寄存器11A的输出端口OUT0到OUT4的输出信号被发送到密钥流寄存器11B的输入端口1N5到1N9，每个发送时钟(CLOCK)使得密钥流寄存器11B的输出端口OUT5的输出信号被发送到密钥流寄存器11C的输入端口1N10中。
另一方面，密钥流寄存器11A的输出端口OUT4的输出信号和密钥流寄存器11B的输出端口OUT6的输出信号被发送到异或电路12A，其输出信号被发送到密钥流寄存器11A的输入端口IN0和异或电路13A中。密钥流寄存器11B的输出端口OUT5和OUT7的输出信号进入异或电路12B，其输出信号被发送到密钥流寄存器11A的输入端口IN1和异或电路13B中。密钥流寄存器11B的输出端口OUT6和OUT8的输出信号进入异或电路12C，其输出信号被发送到密钥流寄存器11A的输入端口IN2和异或电路13C中。另一方面，密钥流寄存器11B的输出端口OUT7和OUT9的输出信号进入异或电路12D，其输出信号被发送到密钥流寄存器11A的输入端口1N3和异或电路13D中。密钥流寄存器11B的输出端口OUT8的输出信号和密钥流寄存器11C的输出端口OUT10的输出信号被发送到异或电路12E中，其输出信号被发送到密钥流寄存器11A的输入端口IN4和异或电路13E中。
如果密钥流寄存器11内容的初值为“ABCDEFGHIJK”，其中A到K代表1或0，A是密钥流寄存器11C的输出，BCDEF是密钥流寄存器11B的输出而GHIJK是密钥流寄存器11A的输出，密钥流寄存器11的内容在每个传输时钟(CLOCK)都被移动，如表10所示，其中∩表示异或输出。
在本加扰块中，5位的输入信号PLAIN DATA(BIT0，BIT1，BIT2，BIT3，BIT4)作为输入信号被发送到异或电路13中以便通过此异或电路13输出5位的输出信号SCRAMBLED DATA。即5位的输出信号SCRAMBLED DATA是从5位的输入信号PLAIN DATA(BIT0 BIT1，BIT2，BIT3，BIT4)的异或输出获得的并且异或电路12的输出信号被发送到输入端口IN0到IN4。
两个加扰块5A，5B具有相同的结构，如图11到14所示，且包括加扰的数据寄存器21A，21B，21C；虚拟(hypothesis)寄存器22A，22B，22C；一比较格式寄存器23；一虚拟数据比较器24；密钥流寄存器25A，25B，25C；一检测格式寄存器26；一2位计数器27；密钥流选择器28A，28B，28C；一接收时钟发生器29；异或电路30A，30B，30D，30E；异或电路30A，30B，30C，30D，30E；异或电路31A，31B，31C，31D，31E；异或电路32A，32B，32C，32D，32E；异或电路33A，33B，33C，33D，33E及一异或电路34。如果不需要区分时，加扰的数据寄存器21A，21B，21C，虚拟寄存器22A，22B，22C，密钥流寄存器25A，25B，25C，密钥流选择器28A，28B，28C，异或电路30A，30B，30C，30D，30E，异或电路31A，31B，31C，31D，31E，异或电路32A，32B，32C，32D，32E，和异或电路33A，33B，33C，33D，33E以后分别被称为加扰的数据寄存器21，虚拟寄存器22，密钥流寄存器25，密钥流选择器28，异或电路30，异或电路31，异或电路32，和异或电路33。
尽管为了示意而分开，图11到13实际上是相互连接的。图11中的A，B，C，D，E，和F分别与图12中的A＇，B＇，C＇，D＇，E＇，和F＇相连。类似的，图11中的G，H，和I分别与图13中的G＇，H＇和I＇相连，而图13中的J和K与图11中的J＇和K＇分别相连。图14是其整体结构简图。
Table 10
<p>在此解扰块的本示意例子中，收到的5位加扰的数据被发送到如图11所示的异或电路31，被发送到如图12所示的异或电路33，还被发送到加扰的数据寄存器21A的输入端口IN0到IN4。
由发送时钟发生器29向加扰的数据寄存器21，虚拟寄存器22并向2位计数器27发送接收时钟(CLOCK)，如图11所示。接收到的5位加扰的数据被存入加扰的数据寄存器21A。
按照来自加扰数据寄存器的每个接收时钟(CLOCK)，加扰数据寄存器21中的加扰数据寄存器21A的输出端口OUT0到OUT4的输出信号被发送到加扰的数据寄存器21B的输入端口IN5到IN9，而加扰的数据寄存器21B的输出端口OUT5的输出信号被发送到加扰的数据寄存器21中的加扰数据寄存器21C的输入端口IN0中。
加扰数据寄存器21A的输出端口OUT4的输出信号和加扰数据寄存器21B的输出端口OUT6的输出信号被发送到异或电路30A中，其输出信号被发送到异或电路31A。加扰数据寄存器21B的输出端口OUT5和OUT7的输出信号被发送到异或电路30B中，其输出信号被发送到异或电路31B中。同样，加扰数据寄存器21B的输出端口OUT6和OUT8的输出信号被发送到异或电路30C中，其输出信号被发送到异或电路31C中。相似地，加扰数据寄存器21B的输出端口OUT7和OUT9的输出信号发送到异或电路30D中，其输出信号被发送到异或电路31D中。此外，加扰数据寄存器21B的输出端口OUT8的输出信号和加扰数据寄存器21C的输出端口OUT10的输出信号被发送到异或电路30E中，其输出信号进入异或电路31E。加扰数据寄存器21的输出端口OUT0到OUT10的输出信号被发送到图13所示的一个11位异或电路34中。
在解扰块中，收到的5位加扰数据作为输入信号被发送到加扰数据寄存器21A的输入端口IN0到IN4和异或电路31中，将要通过异或电路31被发送到虚拟寄存器22A的输入端口IN0到IN4中。即一个与接收到的5位加扰数据和由加扰数据寄存器21A的输出端口OUT4到OUT10的输出信号馈给的异或电路30的输出信号的逻辑和对应的5位虚拟数据(HYPOTHESISDATA)被发送到虚拟寄存器22A的输入端口IN0到IN4中。
虚拟寄存器22是一个11位的寄存器，其如此设计使得每从接收时钟发生器29发送接收时钟(CLOCK)时，虚拟寄存器22A的输出端口OUT0到OUT4的输出信号被发送到虚拟寄存器22B的输入端口IN5到IN9中，并使得虚拟寄存器22B的输出端口OUT 5的输出信号被发送到虚拟寄存器22C的输入端口IN10中。如图13所示，虚拟寄存器22的输出端口OUT0到OUT10的输出信号被发送到虚拟数据比较器24中。
如果5位虚拟数据(HYPOTHESIS DATA)在时刻t为H0(t)，H1(t)，H2(t)，H3(t)和H4(t)，5位明码(plain)数据PLAIN DATA为P0(t)，P1(t)，P2(t)，P3(t)，和P4(t)，且密钥流寄存器11的值为[abcdefghijk]，下列关系H0(t+3)＝I⌒B⌒P0(t+3)⌒K⌒B⌒D⌒P4(t+2)⌒I⌒K⌒P1(t+1)＝P0(t+3)⌒P4(t+2)⌒P1(t+1)H1(t+3)＝H⌒A⌒C⌒P1(t+3)⌒J⌒A⌒C⌒P0(t+1)⌒H⌒J⌒P2(t+1)＝P1(t+3)⌒P0(t+1)⌒P2(t+1)H2(t+3)＝G⌒K⌒P2(t+3)⌒I⌒K⌒P2(t+1)⌒G⌒I⌒P3(t+1)＝P2(t+3)⌒P1(t+1)⌒P3(t+1)H3(t+3)＝F⌒J⌒P3(t+3)⌒H⌒J⌒P2(t+1)⌒F⌒H⌒P4(t+1)＝P3(t+3)⌒P2(t+1)⌒P4(t+1)H4(t+3)＝E⌒I⌒P4(t+3)⌒G⌒I⌒P3(t+1)⌒E⌒G⌒P0(t)＝P4(t+3)⌒P3(t+1)⌒P0(t)在虚拟数据(HYPOTHESIS DATA)和明码数据(PLAIN DATA)之间成立，其中∩表示异或。
即利用虚拟数据(HYPOTHESIS DATA)，密钥流元素将在所有时间内相互消除，不论发送端的密钥流寄存器11的初始值和时间，作为上面运算的结果，所以输出是明码数据(PLAIN DATA)的运算结果。
利用上面的关系，可以在虚拟数据比较器24中检测IDLE(11111)和BUSRESET(00000 11111)。
注明了当虚拟寄存器22的输出值为“11111111111”时可以检测IDLE(11111)。
要检测BUS_RESET，必须检测各格式，即(00000 11110)，(00001 11110)，(00011 11100)，(00111 11000)，(01111 10000)，(1111 00000)，(11110 00001)，(11100 00011)，(11000 00111)和(10000 01111)。此时虚拟寄存器22的输出值为
，[10001011101]，
，
，
，[10111010001]，
，[11101000101]，[11010001011]和[10100010111]。比较格式寄存器23用于保持用于虚拟数据比较器24b以检测用于检测BUS_RESET(00000 11111)的IDLE(11111)和比较格式
，[10001011101]，
，
，
，[10111010001]，
，[11101000101]，[11010001011]和[10100010111]，的比较格式[11111111111]。
虚拟数据比较器24对虚拟寄存器22的输出数据和比较格式寄存器23给予的11种比较格式进行比较。如果与任何比较格式重合，虚拟数据比较器24输出一向上计数信号给2位计数器27，同时输出说明与哪个比较格式重合的信息给检测格式寄存器26。当装入信号已经进入，或者假如虚拟寄存器22的输出数据未与比输格式寄存器23给予的11种比较格式重合，虚拟数据比较器24发出一个重置信号给2位计数器27。每次当向上计数信号进入时2位计数器27(加1)。如果计数值为[3]，2位计数器27输出一装入信号给虚拟数据比较器24和密钥流选择器28。如果被馈给一重置信号，2位计数器27将计数器重置为
。这样只有当IDLE或BUS_RESET被连续检测到三次同步才被施用。结果是减少了例如由于噪声造成的错误的位反转而产生的错误同步化的可能性。
根据来自虚拟数据比较器24的说明哪个比较格式显示出重合的消息，检测格式寄存器26在检测IDLE时，输出检测格式[11111111111]，如表11所示；在检测BUS_RESET时，输出检测格式[1000001111]，
，
，
，
，
，[1111100000]，[1111000001]，[1110000011]和[1100000111]给异或电路34，如表12所示。
表11
异或电路34对加扰数据寄存器21的输出数据和检测格式寄数器26提供的检测格式取异或并将异或OR输出作为一个新的11位密钥流发送到密钥流选择器28的输入端口B0到B10，如图12所示。
如果装入信号被从2位计数器27发送到那里，密钥流选择器28A的输入端口A0到A4由异或电路32的输出信号馈给并输出输入端口130到134的输入信号，即一个新的11位密钥流的5位在输出端口S0到S4，如图13所示。如果没有馈给装入信号，密钥流选择器28A在输出端口S0到S4输出来自输入端口A0和A1的输入信号。密钥流选择器28A的输出端口S0到S4的输出信号进入密钥流寄存器25A的输入端口IN0到IN4。密钥流寄存器25A如此设计使得每次接收时钟发生器29给予接收时钟时将输出端口OUT0到OUT4的输出信号发送到密钥流选择器28B的输入端口A5到A9。密钥流寄存器25A的输出端口OUT4的输出信号和密钥流寄存器25B的输出端口OUT6的输出信号进入异或电路32A，其输出信号被发送到密钥流选择器28A的输入端口A0和异或电路33A。
如果从2位计数器27馈给装入信号，密钥流选择器28B输出输入端口B5到B9的输入信号，即一个新的11位密钥流在输出端口S5到S9的5位。如果没有馈给装入信号，密钥流选择器28B在输出端口S5到S9输出来自输入端口A5到A9的输入信号。密钥流选择块28B的输出端口S5到S9的输出信号被发送到密钥流寄存器25B的输入端口IN5到IN9，其每接收时钟(CLOCK)时在输出端口OUT5到OUT9输出输出信号。密钥流寄存器25B的输出端口OUT5的输出信号被发送到密钥流选择器28C的输出端口IN10。密钥流寄存器25B的输出端口OUT5和OUT7的输出信号被发送到异或电路32B，其输出信号被发送到密钥流选择器28A的输入端口IN1及异或电路33B。密钥流寄存器25B的输出端口OUT 6和OUT 8的输出信号进入异或电路32C，其输出信号进入密钥流选择器28A的输入端口IN2及异或电路33D。密钥流寄存器25B的输出端口OUT5和OUT7的输出信号被发送到异或电路32D，其输出信号被发送到密钥流选择器28A的输入端口IN3及异或电路33D。密钥流寄存器25B的输出端口OUT8的输出信号和密钥流寄存器25C的输出端口OUT10的输出信号进入异或电路32E，其输出信号进入密钥流选择器28A的输入端口IN4及异或电路33E。
当从2位计数器27馈给装入信号时，密钥流选择器28C输入输出端口B10的输出信号，即为新的11位密钥流的一位到输出端口S10，当没有馈给装入信号时，密钥流选择器28C输出来自输入端口A10的输入信号给输出端口S10。密钥流选择器28B的输出端口S10的输出信号进入密钥流寄存器25C的输入端口IN10，其在每次接收时钟(CLOCK)时发出输出端口OUT10的输出信号给异或电路32E。
在上述的解扰块中，装入信号从2位计数器27进入到密钥流选择器28，一个来自异或电路34的新的11位密钥流通过密钥流选择器28被装入密钥流寄存器25以获得与传输端加扰块的同步以便启动正常的解扰操作。等同于发送端加扰块的输入信号PLAIN DATA的输出信号DESCRAMBLED DATA可以通过异或电路33的异或输出获得。
这样，就可能利用图9所示的接口器件通过加扰块4A，4B，和解扰块5A，5B防止不需要的辐射以实现利用UTP电缆长距离传输串行数据。
在如图14所示的解扰块中标明，如果虚拟寄存器22的输出信号为[11111111111]，出现检测到IDLE(11111)。另一方面，在检测BUS_RESET时，十种格式(0000 11111)，(00001 11110)，(00011 11100)，(00111 11000)，(0111110000)，(11111 00000)，(11110 00001)，(11100 00011)，(11000 00111)和(1000001111)，在该时刻，虚拟寄存器22的输出值为
，[10001011101]，
，
，
，[10111010001]，
，[11101000101]，[11010001011]，[10100010111]。但是如果数据具有明确的格式，相关的虚拟数据(HYPOTHESIS DATA)将不考虑加扰元素被唯一地确定。相反，对于虚拟数据(HYPOTHESIS DATA)明确的情形，虚拟数据(HYPOTHESIS DATA)并未唯一地确定。
按图15所示设计解扰块5A，5B，可以高精度地完成解扰。在图15所示的解扰块中，与图14所示相同的组成部分被表示为相同的参考数码且没有具体地解释。
即当前的解扰块对以异或OR电路34对如图14所示的解扰块中加扰数据寄存21的输出数据和检测格式寄存器26提供的检测格式取异或的异或OR输出获得的11位密钥流进行第二次格式检测以提高密钥流检测精确性，并且进一步还包括一异或电路40，一测试(tentative)密钥流寄存器41，一测试解扰寄存器42，一比较测试解扰格式寄存器43和一解扰格式比较器44。
在本解扰块中，以异或电路34的异或输出获得的11位密钥流被装入测试密钥流寄存器41，与2位计数器27的输出同步。异或电路40对接收到的5位加扰数据和测试存流寄存器41的内容取异或以便将异或运算的结果发送到测试解扰寄存器42。
即本解扰块把从异或电路34的异或输出获得的11位密钥流发送到测试密钥流寄存器41以便与异或电路40的测试密钥流寄存器41中的内容取异或来对接收到5位加扰数据解扰。
如果虚拟寄存器22的输出值为[11111111111]，数据很可能是IDLE(11111)。而且如果虚拟寄存器22的输出结果为
，[10001011101]，
，
，
，[10111010001]，
，[11101000101]，[11010001011]或[10100010111]，数据很可能是BUS_RESET。
在解扰格式比较器44中测试解扰寄存器42的内容与比较测试解扰格式寄存器43给予的比测试解扰格式进行比较。
如果虚拟寄存器22的输出值为[10111010001]，数据很可能是BUS_RESET(11111 00000)。由解扰格式比较器44对相应于解扰后的接收到的5位加扰数据的测试解扰寄存器42的内容是否与BUS_RESET(1111100000)重合进行比较。
比较测试格式寄存器43在每次接收时钟(CLOCK)产生周期码作为比较测试格式，与加扰块中的移位寄存器的方式相同。
如果测试解扰寄存器42的内容与比较测试解扰格式重合，接收到的5位加扰数据被测试密钥流寄存器41中的内容，即测试流正确地解扰，数据被测试密钥流这样与发送端的加扰块同步就可以获得正确的解扰并且可以利用在密钥流寄存器25上装入测试解扰寄存器42的内容作为新密钥流产生等同于发送端的加扰块的输入信号PLAIN DATA的输出信号DESCRAMBLEDDATA作为异或电路33的异或输出。
如果测试解扰寄存器42的内容未与比较测试解扰格式重合，即使虚拟寄存器22的输出值是[1011101000]，对接收到的5位加扰数据解扰获得的测试解扰寄存器42的内容也不是BUS_RESET(11111 00000)。因此，没有新的密钥流被装入密钥流寄存器25。
这样，利用本解扰块，使用从如图14所示的解扰块的加扰数据寄存器21的输出数据和发自检测格式寄存器26的检测格式取异或的异或电路34的异或输出获得密钥流，检验接收到的5位加扰数据是否被正确地解扰，从而提高密钥流检测的准确性并实现解扰的准确性。
这样，利用本实施例，提供了一作为用于4B/5B数据转换的4位/5位转换装置和用于给仲裁信号分配不同于分配给4位/5位转换装置中数据的5位码元的5位码元的仲裁信号转换装置的转换处理块3(4B/5B CONVERTER &ARB.SIGNAL CONVER TER)，仲裁信号和数据包可以按5位数据码发送和接收。而且，利用本实施例，提供了上述的4位/5位转换装置，加扰块4A，4B(SCRAMBLE1，SCRAMBLE2)和解扰块5A，5B(DESCRAMBLE1，DESCRAMBLE2)可以防止传输通道中不必要的辐射。因此，利用本发明，可以使用光纤电缆或不昂贵的UTP电缆作为传输电缆实现长距离传输。
而且，如果5位码元[11111]包含IDLE(11111)，即为IEEE1394标准中最大量的仲裁的空闲状态的时钟信息，即使在仲裁的空闲状态在接收端也可以保持PLL的锁定状态以实现仲裁的可靠性。
而且，由于加扰/解扰装置可以实现5位并行处理，处理可以使用比处理串行数据情形的操作速度低的逻辑(块)来完成。而且，如果一个分配给总线重置状态的5位码元或者一个IEEE1394高效串行总线标准中分配给总线重置状态的5位码元被加扰一解扰处理装置检测到以施用解扰同步，有可能在开始加扰状态中实现连结，断开和电源的开/关。由于总线在子操作间隙，在IEEE1394高效串行总线标准定义的称为“异步”的异步传输模式的ack间隙，以及在保证传输区的称为“等时”的实时传输模式的iso间隙中都处于空闲状态，可以通过由加扰/解扰处理装置检测空闲状态在间隙时间点施加再同步以施用于解扰同步。
而且利用加扰/解扰处理装置，由于仅在检测到分配给总线重置状态的5位码元或者分配给空闲状态的5位码元时施加再同步，逻辑结构在尺寸上可以减小。而且加扰/解扰处理装置在检测该5位码地数次以后才使解扰同步，消除了因为噪声造成的错误的位反转产生的错误同步以保证可靠的处理。
权利要求
1.一个发送和接收数据和控制代码的数据传输装置，包括一个输入/输出端口；数据转换装置，用于把传输的数据从n位码转换成m位码并把接收的数据从m位码转换成n位码；控制信号转换装置，用于把获得与所述输入/输出端口相连的传输通道的使用权的传输控制信号转换成由不同于分配给数据的m位码的m位码构成的控制码以及用于把接收到的m位码转换成控制信号；加扰装置，用于对从所述控制信号转换装置接收到的m位控制码进行加扰以减少不必要的辐射以便将加扰的控制码输出给所述的输入/输出端口；和解扰装置，用于对通过所述输入/输出端口接收到的加扰信号解扰以便将解扰的信号输出给所述的控制信号转换装置。
2.根据权利要求1的数据传输装置，其中所述的解扰装置检测在非数据传输时间发送的空闲信号以便随后实施解扰的同步。
3.根据权利要求2的数据传输装置，其中所述的解扰装置在结尾处数次检测到在非数据传输时间发送的空闲信号后接着实施解扰的同步。
4.根据权利要求1的数据传输装置，其中所述的空闲信号是有连续“1”的m位码。
5.根据权利要求1的数据传输装置，其中所述的解扰装置检测用于重置与所述输入/输出端口相连的传输通道的总线重置信号以便实施解扰同步。
6.根据权利要求5的数据传输装置，其中所述的解扰装置在结尾处数次检测到用于重置与所述输入/输出通道相连的传输通道的总线重置信号后接着实施解扰同步。
7.根据权利要求6的数据传输装置，其中所述的总线重置信号是有两个m位码的分配码元的控制码。
8.根据权利要求7的数据传输装置其中所述的总线重置信号是一控制码，该控制码由第一个具有连续“0”的m位码和第二个具有连续“1”的m位码构成。
9.根据权利要求1的数据传输装置，其中所述的加扰装置进行使m位控制码沿着时间轴方向扩散的处理。
10.根据权利要求1的数据传输装置，其中所述的加扰装置包括保持加扰的密钥格式(pattem)的密钥保持装置和用于对从所述密钥格式获得的密钥数据和从所述的控制信号转换装置馈给的控制码得出异或的运算装置。
11.根据权利要求1的数据传输装置，其中所述的加扰装置包括对从所述的输入/输出端口接收到的输入加扰信号和所述的加扰输入信号的临时移位版本(version)执行预置的异或OR操作的虚拟(hypothesis)装置；第一格式保持装置，用于保持比较格式；第一比较装置，用于将所述的虚拟装置的输出数据与所述的第一格保持装置的比较格式进行比较以输出相应于比较的结果的预置的密钥格式；测试(tentative)装置，用于对由来自所述第一比较装置的密钥格式得到的密钥数据和经所述输入/输出端口发送到那里的加扰信号进行预置异或OR运算，以便输出m位的暂时控制码；第二格式保持装置，用于保持比较的解扰格式；第二比较装置，用于比较来自所述测试装置的测试控制码和来自所述测试装置的比较的解扰格式，以输出相应于比较结果的预置密钥格式；和输出装置，用于对来自所述的第二比较装置的密钥数据和从所述输入/输出端口发送到那里的加扰信号进行预置异或OR电路运算以输出m位的控制码。
12.根据权利要求1的数据传输装置，其中所述的解扰装置包括虚拟装置，用于对通过所述的输入/输出端口接收到的输入加扰信号和所述的加扰输入信号的暂时移位版本进行异或运算；格式保持装置，用于保持比较格式；比较装置，用于对所述虚拟装置的输出数据与所述格式保持装置中的比较格式进行比较以响应于比较结果输出预置的密钥格式；和输出装置，用于对由来自所述比较装置的密钥格式得到的密钥数据和通过所述输入/输出端口发送到那里的加扰信号进行预置的异或OR运算以输出m位的控制码。
13.根据权利要求1的数据传输装置，其中所述加扰装置和解扰装置的处理操作可以被打开或关掉。
14.根据权利要求1的数据传输装置，其中所述的数据转换装置将数据从4位码转换5位码。
15.根据权利要求1的数据传输装置，其中数据和控制信号从符合IEEE1394高效串行总线标准的链接层进入。
16.一数据传输方法，包括发送数据转换步骤，用于将传输的数据从n位码转换成m位码；接收数据转换步骤，用于将接收的数据从m位码转换成n位码；传输控制信号转换步骤，用于将获得与所述输入/输出端口相连的传输通道的使用权的传输控制信号转换成由不同于分配给数据的m位码的m位码构成的控制码及把接收到的m位码转换成控制信号；加扰步骤，用于为减少不必要的辐射对从所述的传输控制信号转换步骤接收到的m位控制码进行加扰以便将加扰的控制信号输出到输入/输出端口；和解扰步骤，用于对通过所述输入/输出端口接收到的加扰信号进行解扰。
17.根据权利要求16的数据传输方法，其中所述的解扰步骤在检测到在非数据传输时间内发送的空闲信号以后接着实施解扰同步。
18.根据权利要求17的数据传输方法，其中所述的解扰步骤在结尾处多次检测到在非数据传输时间内传输的空闲信号以后接着实施解扰同步。
19.根据权利要求18的数据传输方法，其中所述的空闲信号是有连续“l”的m位码。
20.根据权利要求16的数据传输方法，其中所述的解扰步骤检测用于重置与所述输入/输出端口相连的传输通道的总线重置信号以实施解扰同步。
21.根据权利要求20的数据传输方法，其中所述的解扰步骤在结尾处多次检测到用于重置与所述输入/输出端口相连的传输通道的总线重置信号以后接着实施解扰同步。
22.根据权利要求21的数据传输方法，其中所述的总线重置信号是有两个m位码的分配码元的控制码。
23.根据权利要求22的数据传输方法，其中所述的总线重置信号由第一个有连续“0”的m位码和第二个有连续“l”的m位码构成的控制码。
24.根据权利要求16的数据传输方法，其中所述的加扰步骤使m位控制码进行沿时间轴方向扩散的处理。
25.根据权利要求16的数据传输方法，其中所述的加扰步骤包括密钥保持步骤，用于保持加扰的密钥格式；和计算步骤，用于对由所述密钥格式获得的密钥数据和由所述的控制信号转换步骤馈给的控制码进行异或运算。
26.根据权利要求16的数据传输方法，其中所述的加扰步骤包括虚拟步骤，用于对通过输入/输出端口接收的输入加扰信号和所述的加扰输入信号的暂时移位版本执行预置的异或操作；第一比较器步骤，用于将所述虚拟步骤的输出数据与比较格式进行比较以输出相应于比较结果的预置密钥格式；测试步骤，用于对从所述的第一比较器步骤的密钥格式获得的密钥数据和通过输入/输出端口发送到那里的加扰信号进行预置的异或运算以输出m位的暂时控制码；第二比较步骤，用于对来自所述测试步骤的测试控制码和来自所述测试步骤的比较解扰格式进行比较以输出相应于比较结果的预置的密钥格式；和输出步骤，用于对从所述的第二比较步骤的密钥格式获得的密钥数据和通过输入/输出端口发送到那里的加扰信号进行预置的异或OR电路运算以输出m位控制码。
27.根据权利要求16的数据传输方法，其中所述的解扰步骤包括虚拟步骤，用于对通过输入/输出端口接收的输入加扰信号和所述的加扰的输入信号的暂时移位版本进行异或OR运算；比较步骤，用于将所述虚拟步骤的输出数据与比较格式进行比较以响应于比较结果输出预置的密钥格式；和输出步骤，用于对从所述的比较步骤的密钥格式获得的密钥数据和通过输入/输出端口发送到那里的加扰信号进行异或OR运算以输出m位的控制码。
28.根据权利要求16的数据传输方法，其中所述的传输控制信号转换步骤把数据从4位码转换成5位码。
29.根据权利要求16的数据传输方法，其中数据和控制信号从符合IEEE1394高效串行总线标准的链接层进入。
全文摘要
一种用于数字数据传输的器件,它提供了转换块(4B/5B CONVERTER AND ARB.SIGNALCONVERTE)(3),其不仅起到进行4位/5位数据转换的4位/5位转换装置的作用,而且起到给仲裁信号分配不同于4位/5位转换过程中分配给数数的5位码元的仲裁信号转换装置,因此该装置能够以5位码数据传输和接收仲裁信号和数据包。由于该器件在上面的转换块(3)和各个输入和输出端口之间提供了加扰块(SCRAMBLE1和SCRAMBLE 2)(4A和4B)和解扰块(DESCRAMBLE1和DESCRAMBLE 2),该器件能够在传输线上防止不必要的辐射。
文档编号H04L25/49GK1229552SQ98800788
公开日1999年9月22日 申请日期1998年4月30日 优先权日1997年4月30日
发明者中村章, 大川纯弘, 泷塚博志 申请人:索尼公司