专利名称：图象数据转换处理装置以及具有该装置的信息处理设备的制作方法
技术领域：
本发明涉及一种图象数据转换处理装置，用于将图象数据换转换成电视信号，所述图象数据是在一个存储器中以所开发的多种格式产生的；以及涉及具有图象数据转换处理装置的信息处理设备。
所述信息处理设备例如可以由带有存储器和处理单元的一台个人计算机构成。信息处理设备与一阴极射线管(CRT)相连，存储器输出的图象数据显示在CRT上。这时，所述图象数据在一视频随机存取存储器(VRAM)中以所开发的各种格式产生。
所述图象数据由每行320象素(点)构成，总行数为200。此外，图象数据也可由640象素×400行或640象素×480行构成。CRT的帧(屏幕)可分为用于显示图象数据的显示帧区域和非显示帧区域。
一个程序具有一种模式数据，它与图象数据的一图象模式相对应，用于在屏幕上显示该图象数据，所述模式数据代表看非显示帧区域的尺寸、在水平方向上显示帧区域的象素数目、回扫周期以及用于每一象素的读出频率。
当图象数据含640象素×480行时，用来控制CRT显示图象数据的一种装置可用于根据该程序的模式数据设置一个31KHz的水平扫描频率。根据所设定的水平扫描频率，该装置可从VRAM中以28MHz的读出频率读出图象数据。根据所述的模式数据，CRT将该图象数据显示在它的显示帧区域。
另一方面，当图象数据含320象素×200行时，该装置将水平扫描频率置定为15KHz。这时，该装置根据这一水平扫描频率从VRAM中以21MHz的读出频率读出所述图象数据。当图象数据含640象素×400行时，该装置设定水平扫描频率为24KHz，这时，该装置根据该水平扫描频率，从VRAM中以25MHz的读出频率读出所述图象数据。根据以各种开发的格式所产生的图象数据，分别提供不同的CRT。
综上所述，用于控制CRT执行其显示操作的装置通过设定水平扫描频率，使CRT显示与图象模式相应的图象数据。
另外，近来已出现了一种多重CRT，它能显示320象素×200行、640象素×400行及640象素×480行的多种图象数据。这时，带有程序的一个信息处理设备输出一个复合信号到多重CRT中。该复合信号含31/24/15的水平同步信号和垂直同步信号。在此复合信号的基础上，该多重CRT显示一个来自该信息处理设备的RGB信号的图象数据。
另外，有一种电视设备，它通常用作家庭使用，与CRT和上述的多重CRT地位相似。这种电视设备的水平扫描频率规定为15KHz(精确地说为15.73426KHz)，有效行数规定为400行。在这种电视设备中，利用隔行扫描操作，其中，对帧进行隔行扫描，可将一帧显示成两个场。
人们已有一种不断增长的需要，即要求电视设备连接到所述信息处理设备上，以促进这种信息处理设备的普及。在这种情况下，需要一种扫描转换器，用于将图象数据转换成电视信号。所述扫描转换器带有一种转换开关，用于在上述的多种水平扫描频率中选择出任一种频率，并且根据一设定的(所选择出的)水平扫描频率，所述扫描转换器对所述的将由所述信息处理设备显示的图象数据进行转换。根据该电视信号，电视设备在其帧上显示图象。
如上所述，当所述电视设备连接到信息处理设备上时，所述扫描转换器将以模拟形式发送的图象数据转换成数字信号，然后将该数字信号存储到内部的VRAM中，而且，该扫描转换器将图象信号转换成电视信号，该电视信号将以15KHz水平扫描频率被隔行扫描。然后将该已转换的电视信号输出到电视设备上。
当在VRAM中生成的图象数据的行数超过一电视帧400行时，普通的扫描转换器仅显示与400行相对应的图象部分，它由一个可调量来规定。因此，在这种情况下，存在一个问题，即在电视帧(屏幕)上，不能显示与400行以外的多个行相应的图象数据。为了解决这个问题，必须利用扫描转换器来对图象数据进行压缩。
如果该图象数据由扫描转换器均匀一致地压缩，那么，一个不应被压缩的图象也可能被压缩。例如，信息处理设备常常以31KHz的水平扫描频率输出640象素×480行的图象以及640象素×420行的图象。这时，640象素×420行的图象数据可以被显示在电视屏幕上，而640象素×480行图象数据不能显示在电视屏幕上。
所述扫描转换器用于以一个恒定压缩率将640象素×480行的图象数据压缩到640象素×420行，然而，它还以这个恒定的压缩率压缩原来不必被压缩的640象素×420行的图象数据。
进而，采用上述的扫描转换器会产生这样一个问题，即用户必须通过一个转换开关来选择一个水平扫描频率，利用所述复合信号可以省去用户对转换开关的运用。该复合信号是一个同步信号，且由各种频率的信号组成。这种情况下，不发送表示每一频率的编码信息，这样，根据该复合信号不能立即地对频率加以识别。所以，要提供给扫描转换器一个频率检测器，用于检测每一种频率。利用频率检测器的检测结果可以省略转换开关的使用。然而，这时扫描转换器的电路结构是十分复杂的。
另外，当使用扫描转换器时，在信息处理设备中产生的将被显示的图象数据从数字信号转换成模拟信号，然后，利用该扫描转换器将该模拟信号再转换成数字信号。因此，会产生这样一个问题，那就是将被显示在电视设备上的图象数据的图象质量变劣。
再者，在普通的扫描转换器中，仅通过隔行扫描操作，从信息处理设备发送的图象数据被转换成电视信号，所以在电视屏幕上存在着闪烁，这样，所显示的图象是不清楚的。
本发明的一个目的是提供一种图象数据转换处理装置，它能根据在具有一单独硬件结构的VRAM上生成的各种图象数据，自动地生成具有优良显示性能的电视信号；以及一种信息处理设备，它带有上述的图象数据转换处理装置。
为了完成上述目的，按照本发明的图象数据转换装置将多行图象数据(它们存储在一个存储单元中，并能按照所开发的各种格式生成出来)转换成具有预定行数的电视信号。该图象数据转换装置包括一个发布单元(issue unit)、多行存储单元以及一个发生单元。所述发布单元根据一个由将被转换的图象数据的行数与电视信号的预定行数之比值来确定的周期，发布一个图象数据发送指令给存储单元。
多行存储单元根据发布单元的发送指令，用于周期性地逐行地存储从存储单元发送的图象数据。
所述发生单元用于使一个内插系数与存储在行存储单元中的图象数据相乘，所述内插系数是多个内插系数中与一个所生成的图象数据的开发格式相对应的，上述多个插值系数是事先对应于本发明所开发的各种格式来设定的；上述乘法过程与电视信号的水平同步信号同步，从而生成所述电视信号。
按照本发明，所开发的各种格式的图象数据能自动地转换成电视信号。
进一步说，按照本发明，所述图象数据转换处理装置能将存储在存储单元中的且能以所开发的多种格式生成的图象数据转换为具有预定行数的电视信号。所述图象数据由多行组成。
本发明的图象数据转换处理装置包括模式管理单元和转换处理单元。模式管理单元用于处理与图象数据的行数相对应的模式数据。
转换处理单元用于根据模式管理单元提供的模式数据更新图象数据的转换，以将对应于至少多个模式数据的图象数据转换成电视信号。
另外，本发明的信息处理设备执行对应于不同图象模式的多种程序，所述图象数据包括一种预定的图象模式。所述程序包括一模式数据，该模式数据具有用于图象数据本身的图象模式的信息或规定的信息。
信息处理设备执行多种程序并且有一个处理单元，用于处理模式数据和图象数据，处理单元包括图象存储单元和转换处理单元。图象存储单元用于存储含有模式数据和图象数据的程序，转换处理单元用于根据模式数据使存储在图象存储单元中的图象数据经受一种预定的转换，由此，将图象数据转换成电视信号。
再者，本发明的图象数据转换处理装置把按所开发的格式生成图象数据转换成预定行数的电视信号，所述图象数据由多行组成。图象数据转换处理装置包括一个偶存储单元、奇存储单元、信号发生单元以及格式转换处理单元。
偶存储单元用于存储将被转换的图象数据中的偶数行图象数据，而奇存储单元用于存储将被转换的图象数据中奇数行的图象数据。
信号发生单元产生一用于电视信号的水平同步信号，也产生多个速率数据(rate data)，它们由图象数据的行数与电视信号的预定行数之比值确定，电视信号的预定行数与所开发的多种格式相对应。
格式转换处理单元利用水平同步信号和与被进行转换的图象数据的开发格式相对应的速率数据，将偶存储单元和奇存储单元提供的偶数行和奇数行的图象数据转换成电视信号。
根据本发明的信息处理设备，提供有偶存储单元和奇存储单元，并且通过读出偶数行和奇数行的图象数据来执行一种计算，这样可以简化格式转换处理单元的结构。
另外，本发明的信息处理设备将存储在一存储单元中的图象数据转换成具有预定行数的电视信号。所述图象数据由多行组成。
一帧电视信号由多场组成。本发明的信息处理设备包括一线性内插单元，多场存储单元、同步信号发生单元和场控制单元。
所述线性内单元利用一预定的内插系数，对存储单元提供的一图象数据行和与上述图象数据行相邻的一图象数据行的两行图象数据进行线性内插由此产生电视信号。
多场存储单元被设置在线性插值单元的输入或输出端，以便以场为基础存储各自的行。同步信号发生单元用于产生电视信号的水产同步信号和垂直同步信号。
场控制单元用于根据由同步信号发生单元产生的同步信号，对多场存储单元逐场地执行图象信号的写入和读出操作。
根据本发明的信息处理设备，所述图象数据逐场地经受所述的处理，以生成电视信号。
如上所述，按照发明的图象数据转换处理装置和信息处理设备，通过使用一种单独的硬件结构，具有优良显示性能的电视信号能够从所开发的各种格式的图象数据中自动地生成，这样可省略用户的操作。
图1是一个框图，说明本发明第一实施例的含有图象数据转换处理装置的信息处理设备。
图2是一个框图，示出了图1中所示的图象数据转换处理装置的基本结构。
图3是一个流程图，说明了示于图2中的图象数据转换处理装置的操作过程。
图4是一个框图，说明了示于图1中的图象数据转换处理装置的典型结构。
图5是一具框图，说明了图4所示的结构的主要部分。
图6是一个插值系数计算的说明图。
图7是用于插值系数计算的另一个说明图。
图8A和8B是管理表的管理数据。
图9是一个用于表示实施例的操作处理过程的时序图；图10是一个用于实施例的操作处理的另一时序图；图11是电视信号发生处理过程的说明图；图12是电视信号发生处理过程的另一说明图；图13是电视信号发生处理过程的又一说明图；图14说明了插值系数的引用；图15是一个框图，说明按照本发明第二实施例的图象数据转换处理装置的基本结构；图16是一个流程图，说明了示于图15中的图象数据转换处理装置的操作过程；图17是一个框图，说明了按照本发明第二实施例的图象数据转换处理装置的典型结构中的半导体存储单元；图18是一个框图，说明了在本发明的第二实施例的图象数据转换处理装置的典型结构中含有格式转换处理单元的外部电路；图19是一个框图，说明了一个转换处理控制单元的结构；图20是一个框图，说明了计算处理单元的结构；图21是一个定时表，用于一个奇数场的第一电视信号的显示部分；图22是一个定时表，用于一个奇数场的第二电视信号的显示部分；图23是一个示意图，说明一个奇数场的电视信号的产生；
图24是用于半导体存储器读出地址和内插系数的计算的示意图；图25是一个定时表；用于一个偶数场的第一电视信号的显示部分；图26是一个定时表，用于一个偶数场的第二电视信号的显示部分；图27是一个示意图，说明一个偶数场的电视信号的产生；图28是一个框图，说明了第二实施例的第一改型的结构；图29是一个定时表，用于第一改型的一个奇数场的第一电视信号的显示部分；图30是一个定时表，用于第一改型的一个奇数场的第二电视信号的显示部分；图31是一个示意图，用于说明一个奇数场的电视信号的产生；图32是一个定时表，用于第一改型的一个偶数场的第一电视信号的显示部分；图33是一个定时表，用于第一改型的一个偶数场的第二电视信号的显示部分；图34是一个示意，说明一个偶数场的电视信号的产生；图35是一个框图，说明了第二实施例的第二改型的结构；图36是一个框图，说明了一个转换处理单元的结构；图37是一个框图，说明了一个计算处理单元的结构；
图38是一个框图，说明了本发明第三实施例的信息处理设备的基本结构；图39是一个流程图，说明了示于图38中的信息处理设备的操作过程；图40是一个框图，说明本发明第三实施例的信息处理设备的典型结构；图41是一个流程图，说明了示于图40中的信息处理设备的操作过程；图42是表示一种横向滤波器的示意图；图43是表示一种线性内插电路的示意图；图44是表示内插系数值的一个举例；图45是线性插值电路20的结构示意图。
下面将参照
图象数据转换处理装置和含有所述图象数据转换处理装置的信息处理设备的优选实施例。
第一实施例图1是一个框图，说明了本发明第一实施例的含有图象数据转换处理装置的一种信息处理设备的结构。
在图1中，所述信息处理设备可以由例如一台个人计算机组成。信息处理设备包括一个CPU31，一个图象存储器32，一个VRAM2、一个模式管理单元33，以及一个读出控制单元34。该信息处理设备30与外部的电视设备40相连接。
所述图象存储器32用于存储一个程序和图象数据。该程序具有模式数据，它存储与图象数据本身的图象模式相对应的信息或其它规定的信息。
CPU31用于根据来自图象存储器32的程序和图象数据执行一个处理过程。这个图象数据具有一预定的图象模式。CPU31执行多个程序，其中模式数据互不相同，它还接收包括在程序中和图象数据中的模式数据。
CPU31也将图象存储器32的图象数据输出到VRAM2，以及将模式数据输到模式管理单元33。图象数据由多行组成，每行由多个象素组成，根据这种结构，图象模式互不相同的图象数据具有不同的数据行数。模式数据是与行数相对应的数据。
VRAM2用来存储所开发的各种格式的图象数据。所述图象数据被存储在VRAM2中，可以以所开发的这样的格式例如320象素×200行、640象素×400行或640象素×480行存储，也可按其它的格式存储。
模式管理单元33用于管理模式数据，所述模式数据对应于将在VRAM2中生成和转换的图象数据的行数。读出控制单元34由图象数据转换处理装置构成。读出控制单元34根据模式管理单元34提供的模式数据更新图象数据的转换模式(方式)，以使对应于至少多个模式数据的图象数据转换成电视信号。
用于电视信号的图象数据代表一个预定的行数。所述读出控制单元34使图象数据经受一预定的转换，所述预定的转换根据上述预定行数的行数比和模式数据来确定，由此，使对应于至少多个模式数据的图象数据转换成电视信号。
按照这种结构，后面将要说明的一个管理表22被提供给读出控制单元34。该管理表220包括一个第一转换信息，用于转换成具有电视信号图象数据行数的图象数据，在所述的电视信号图象数据中，欲被转换的图象的行数大于电视信号的行数。管理表220还包括一个第二转换信息，用于转换成具有电视信号图象数据的行数的图象数据，在所述的电视信号图象数据中，欲被转换的图象的行数小于电视信号的行数。
读出控制单元34选择第一和第二转换信息中的任一种，并根据所选择的转换信息执行图象数据的转换。
读出控制单元34也可以根据模式数据从VRAM2中对欲被读出的数据的读出范围加以改变，而且，它能根据电视信号的扫描频率进行转换。
按照这种构成，从读出控制单元34输出的图象显示在电视设备40上。所述信息处理设备30可设计成装在一个壳体内。
A．第一实施例的图象数据转换处理装置的基本结构。
图2是一个框图，说明了图象数据转换处理装置的基本结构。该图象数据转换处理装置1包括VRAM2、多个行缓冲器3、发生单元4、第一计数器5、第二计数器6、表7和发布单元8。
VRAM2存储欲被转换成电视信号的图象数据。存储在VRAM2中的图象数据由一个程序生成。所述图象数据由例如640象素×400行或640象素×480行组成。
多个行缓存器3连接到VRAM2上，如图2所示，行缓存器3中的每一个用于循环地对来自VRAM2的图象数据逐行加以存储。
发生单元4连接到多个行缓存器3上，如图2所示，用于产生电视信号的水平同步信号和垂直同步信号。该发生单元4以与水平同步信号同步的方式使存储在行缓冲器3中的图象数据乘以一个分配给该图象数据的内插系数，然后使所得到的相乘结果相加以产生电视信号。
这就是说，利用预先设定作为内插系数的一个预定值，发生单元4对一个电视信号行的图象数据行和一个与其相邻的图象数据行的二个图象数据行的图象数据执行线性内插，由此计算出一个信号电平，以及计算出已线性内插的电视信号行和与其相邻的一个电视信号行这两个电视信号行之间信号电平的平均值。
而且，利用预先设立为内插系数的所述预定值，发生单元4通过信号电平的平均值的计算可产生一个电视信号，所述信号电平的平均值是对应于电视信号行的图象数据行和与其相邻的图象数据行的二个图象数据行之间的信号电平的平均值。
第一计数器5根据模式管理单元33提供的模式数据，按照由模式数据规定的周期，循环地对电视信号的水平同步信号进行计数。
表7按照图象所生成的格式，管理内插系数和识别时钟数，用于电视信号的水平同步信号。这些管理数据由存储在VRAM2中的图象数据所生成的格式来确定，并且对于电视信号的水平同步信号具有周期性。
表7设定内插系数和识别时钟数，用于由模式管理单元33提供的模式数据，作为输出的对象。表7使用第一计数器5的计数值作为存取地址以输出一个具有周期性的内插系数，该周期性对应于欲作为输出对象的内插系数和识别时钟数中的计数值。这样输出的内插系数被提供给发生单元4，而识别时钟数被输出到发布单元6。
第二计数器6对电视信号的水平同步信号的时钟数进行计数。发布单元8通过比较来自表7的识别时钟数和第二计数器6所计出的计数值，发布一个用于发送图象数据的指令给VRAM2。
接下来，将对这样构成的图象数据转换处理装置的操作过程加以说明。
图3是一个流程图，说明了示于图2中的图象数据转换处理装置的操作过程。
首先，一个模式数据被提供到第一计数器5和表7(步骤101)，所述模式数据用于将在VRAM2中生成的一个图象数据。第一计数器5按照模式数据所规定的周期，对电视信号的水平同步信号执行循环计数操作(步骤102)。
相应于上述的计数操作，表7输出一个具有周期性的内插系数和一个识别时钟数，所述周期性由根据所述模式数据欲被输出的内插系数和识别时钟数中的计数值确定(步骤103)。第二计数器6对电视信号的水平同步信号的时钟数进行计数(步骤104)。
发布单元8将表7输出的识别时钟数和第二计数单元6的计数值进行比较。当识别时钟数与计数值一致时，发布一个发送指令，用于一个图象数据串，该图象数据串与在前的一个图象数据串是连续的(步骤105)。也就是说，根据在VRAM2中生成的图象数据的行数与电视信号的行数之比值即行数比确定的一个周期，发布单元8发布与在前的图象数据串相连续的图象数据串的发送指令。
所以，当VRAM2中生成的图象数据的行数大于电视信号的行数时，发布单元按照一个短周期发布图象数据的发送指令。另一方面，当所述图象数据的行数小于电视信号的行数时，发送单元8按照一个长周期发布图象数据的发送指令。
响应于发布单元8的发送指令，图象数据从VRAM发送到行缓存器3中(步骤106)。这时，首先连续地发送顶行的图象数据，所述顶行的图象数据位于每一预定行数的发送单元的发送起始点。当图象数据的这一发送完成之后，接下来，连续发送顶行之下的那一行图象数据，所述顶行位于每一预定行数的发送单元的发送起始点。当图象数据的这一发送过程完成之后，接下来，下一顶行本身又连接地被发送，所述顶行再次位于每一发送单元的发送起始点。如上所述，当利用顶行图象数据作为发送起始点的发送单元和利用顶行之下的一行图象数据作为发送起始点的发送单元被交替选择时，图象数据即被发送。
行缓冲器3循环地存储来自VRASM2的图象数据(步骤107)。响应于上述的存储过程，按照电视信号的水平同步信号，发生单元4同步地使存在行缓存器3中的图象数据与来自表7的插值系数相乘(步骤108)。通过使所相乘的结果相加，发生单元4产生电视信号(步骤109)。
这就是说，当在VRAM2中生成的图象数据的行数较大时，行缓存器3按一个短周期更新所存储的图象数据，当图象数据的行数较小时，行缓存器3以一个长周期来更新所存储的图象数据。响应于行缓存器3对图象数据的存储操作，发生单元4生成电视信号，同时缩减(压缩)在VRAM2中生成的图象数据。
有这样一种情况，即当行缓冲器3的数目大于发生单元4生成电视信号所需的图象数据的行数时，有许多行缓冲器3备用。这时，发布单元8以这样一种定时方式发布图象数据的发送指令，即在图象数据写入到行缓冲器3中的过程中，使行缓冲器的数目保持在足以存储生成电视信号所需的图象数据的数目上，这时，设定图象数据写入到行缓冲器3中的速度大于从行缓存器3中读出图象数据的速度。
用于这种情况的内插系数的设定值由发生单元4设定。这个设定值按如下方法计算。与一个电视信号行相对应的一个图象数据行相邻的两个图象数据行的图象数据被进行内插处理以计算出信号电平。所述内插系数是这样来建立的，以使具有一平均值的电视信号得以产生，所述平均值是上述信号电平与相似信号电平的平均值，所述相似信号电平是与上述电视信号行相邻的一个电视信号行的信号电平。
按照内插系数的设定值，通过获得夹着所对应的图象数据行的两个图象数据的线性内插值的信号电平，发生单元4可计算出每一电视信号的信号电平，所述对应的图象数据行是与电视信号有缩小(压缩)关系的行。接着，通过计算这样获得的两个相邻电视信号的平均值，发生单元4能确定电视信号的最终信号电平。
综上所述，发生单生4确定电视信号的信号电平，同时缩减VRAM2中的图象数据。而且发生单元4能求得两相邻的电视信号的信号电平平均值。通过这种操作，所有VRAM2的图象数据能生成为无闪烁的电视信号。而且，根据内插系数的设定值和交替发送的图象数据，发生单元4能生成隔行扫描的电视信号。
B．具有第一实施例典型结构的图象数据转换处理装置。
下面说明具有典型结构的图象数据转换处理装置。图4是一个框图，说明了图象数据转换处理装置的典型结构。
在图4中，按照模式管理单元33给出的模式数据，图象数据转换处理装置读出存储在VRAM2中的图象数据，而且，它缩减图象数据，以将所有存储在VRAM2中的图象数据显示在电视设备40上，并且确定电视信号的信号电平。然后，通过求得相邻电视信号之间的信号电平平均值，产生无闪烁的电视信号。
在图4中，RGB矩阵电路10可以将从VRAM2中读出的RGB分量图象数据转换成YUV分量图象数据。低通滤波器(LPF)11可以消除由RGB矩阵电路11转换所得的U-分量图象数据的噪声成分。LPF12消除由RGB矩阵电路10转换所得的V-分量图象数据的噪声成份。
多路转接器13从两个低通滤波器11和12的任一个中选择图象数据。行缓冲器14-i(i=1到4)用来循环地且连续地存储由RGB矩阵电路10转换所得的Y-分量图象数据以及由多路转换器13-行接一行地选择出的图象数据分量。
选择器15对存储在行缓冲器14-i中的图象数据进行选择。通过使存储在行缓存器14-i中的图象数据经受缩减处理和去闪烁处理，逻辑操作电路16产生一个电视信号。信号分离器将从逻辑操作电路16输出的电视信号的U和V-分量电视信号分配给选择器18。来自逻辑操作电路16的电视信号的U和V-分量电视信号由多路转接器13选择。
选择器18选择出由RGB矩阵电路10转换所得的图象数据和由逻辑操作电路16输出的电视信号中的任一个。NTSC编码器19对从选择器18输出的电视信号进行编码以成为NTSC信号，D/A转换器20将从NTSC编码器19输出的数字信号转换成模拟信号，然后将该模拟信号输出到电视设备40上。
根据模式管理电路33给出的模式数据，行缓冲器写入控制电路21控制着写入到行缓冲器14-i中的图象数据的写入操作。一个内插系数发生电路22根据模式数据和时钟信号CLKS0和CLKS1产生一个内插系数，该内插系数为逻辑操作电路16所需要以执行缩减处理和去闪烁处理，如上所述的那样。内插系数发生电路22输出所述内插系数到逻辑操作电路16。
在28.63MHz时钟的基础上，NTSC同步信号发生电路23产生一个NTSC同步信号，它含有水平同步信号和垂直同步信号，NTSC同步信号发生电路23输出NTSC同步信号到内插系数发生电路22上。
按照这种结构，每一个行缓冲器14-i，选择器15和逻辑操作电路16按照电视信号的奇数场和偶数场分别成对提供(即提供两组行缓冲器、选择器和逻辑操作电路)。在图4中，示出了一组行缓存器14-i，选择器15和逻辑操作电路16。图象数据进入行缓冲器14-i的写入操作以28.6MHz(8fsc)的频率进行。逻辑操作电路16以14.3MHz(4fsc)的频率与电视信号的产生同步地运行。也就是说，图象数据进入行缓冲器14-i的写入操作电路和逻辑操作电路16异步工作。
图5是一个框图，说明了示于图4中电路主要部分的详细结构。在图5中，与图4中同样的元件由同样的标号标示。
在VRAM2中生成的图象数据是640象素×480行、640象素×400行或320象素×200行的，这些图象数据要分别转换成640象素×400行、640象素×480行及320象素×400行的电视信号。
在存储器32中产生的程序按照三种所开发的格式中的任一种，通过其处理过程生成VRAM2中的图象数据，这时所采用的格式经模式管理单元33，按照已编码模式数据，告诉给管理表格220和选择器223，如下文中将说明的那样。
选择器15含有三个选择器150-i(i=1-3)。选择器150-i选择出存储在行缓冲器14-1和14-2中的任一图象数据。当从管理表220的α-端输出的选择控制信号表示为“1”时，如下面所述的，选择器150-1选择行缓冲器14-1的图象数据；当选择控制信号表示为“0”时，它选择行缓冲器14-2的图象数据。
选择器150-2选择存储在行缓存器14-2的14-3中的图象数据的任何一个。当从管理表220的b-端输出的选择控制信号表示为“1”时，选择器150-2选择行缓冲器14-2的图象数据；当所述选择控制信号表示为“0”时，它选择行缓冲器14-3的图象数据。
选择器150-3选择存储在行缓冲器14-3和14-4中的任一图象数据，当从管理表20的C端输出的选择控制信号代表“1”时，选择器150-3选择行缓冲器14-3的图象数据；当选择控制信号表示为“0”时，它选择行缓冲器14-4的图象数据。
逻辑操作电路16由三个乘法器160-i(i=1-3)和一个加法器161组成，逻辑操作电路16利用前文所述的内插系数执行运算处理，由此可进行图象数据的缩减和求平均运算。
乘法器160-1执行一个乘法操作，也就是使从选择器150-1输出的图象数据和从管理表220的α-端输出的内插系数相乘。乘法器160-2执行一个乘法运算，使从选择器150-2输出的图象数据和从管理表220的β-端输出的内插系数相乘。乘法器160-3执行一个乘法运算，使从选择器150-3输出的图象数据和从处理表的γ-端输出的内插系相乘。
加法器161使从三个乘法器160-1到160-3输出的相乘结果相加，由此，执行图象数据的缩减和求平均的操作。
内插系数发生电路22由管理表220、两个计数器221和222以及选择器223组成。
管理表220管理将要提供给选择器15-i的选择控制信号和将要提供给乘法器160-i每一模式数据的内插系数。而且，管理表220还管理一个识别时钟数(下面称之为LWT)，它与电视信号的水平同步信号的所规定的时钟数相对应。所述内插系数和识别时钟数根据存储在VRAM2中的图象数据所开发的格式来加以规定，且具有电视信号的水平同步信号的周期性。
计数器221循环地对电视信号的水平同步信号进行计数，以循环地输出“0”和“1”。计数器222循环地对电视信号的水平同步信号进行计数，以循环地输出“0”到“4”(按此次序)，当模式数据表示640象素×400行时，选择器223选择计数器221的计数值。当模式数据表示640象素×480行时，选择器223选择计数器222的计数值。选择器223输出所选择的计数值到管理表220上，作为管理表的存取地址。
NTSC同步信号电路23配备有计数器230和比较器231。
计数器230开始其计数操作，对带有一个时钟信号的电视信号的水平同步信号进行计数，并输出时钟计数值。在本实施例中，从对水平同步信号的计数操作的起始到结束，时钟数目置为“910”(例如)，比较器231将从计数器230输出的计数值与从管理表220输出的识别时钟数相比较，当从计数器230输出的计数值达到识别时钟数时，比较器231指示图象数据的发送给一个控制机构(未示出)用于VRAM2。
接下来，说明由管理表管理的内插系数。当图象信号的行数与电视信号的行数之缩减比率大于“2/3”时，三个相邻行的图象数据需用来生成一个缩减的无闪烁电视信号。
这就是说，当图象数据的行数与电视信号的行数之缩减比率是“2/3”时，由一个黑圈指示出的4行图象数据对应于由一个白圈指示出的三行图象数据，当行数之缩减比率大于“2/3”时，所缩减的图象数据沿箭头所指方向偏移。
因此，当行数的缩减比率大于2/3时，由白圈表示的每一缩减的图象数据通过线性地内插两相邻行的图象数据的信号电平来被计算出来。通过求得两相邻行的缩减图象数据的信号电平之平均值，可计算出电视信号的信号电平。所以，三个相邻行的图象数据对生成缩减的无闪烁电视信号来说是必须的。
这里，用“m∶n”表示图象数据的行数和电视信号的行数之行数比；用Lx表示缩减了的图象数据的行数；用Ix表示在VRAM2中相应的图象数据的行数；下面的等式在整数值的关系下是能满足的Ix=Lx×(m/n)而且，用b表示Lx×(m/n)的小数值，考虑到小数值的关系，下列等式能成立Ix+b=Lx×(m/n)也就是说，如图7所示，缩减的图象数据的第Lx行对应于存储在VRAM2中图象数据的第Ix和第Ix+1行之间“b:(1-b)”的分界的位置(divisional Position)。然而，这些图象数据的象素位置是一致的。另外，下列等式也成立(Lx+1)×(m/n)=Lx×(m/n)+(m/n)=1x+b+(m/n)=(1x+1)+b+(m/n)-1从这个等式中，如图7所示，缩减的图象数据的第Lx+1行相应于存储在VRAM2中的图象数据Ix+2和Ix+1之间由下列等式1表示的分界位置{b+(m-n)/n}:{1-(b+(m-n)/n)} .... (1)这里，缩减的图象数据和存储在VRAM2中的图象数据的象素位置相互是一致的。在图7中，黑圈表示缩减前的图象数据，白圈表示缩减的图象数据。
根据使VRAM2的图象数据的Ix行信号电平与加权值(1-b)以及一个经VRAM2的图象数据的Ix+1行的信号电平与加权值b相乘所获得的值相乘所得的值之总和，可以计算出缩减图象数据的Ix行的信号电平。这就是说，该信号电平被提供来作为线性内插值。
而且，根据使VRAM2的图象数据的Ix+1行的信号电平与由下列等式(2)表示的加权值以及经VRAM2的图象数据的Ix+2行的信号电平与由下列等式(3)表示的加权值相乘所获的值相乘所得的值之总和，可计算出缩减的图象数据的Lx+1行的信号电平。
1-(b+(m-n)/n).....(2)b+((m-n)/n).....(3)这个信号电平被提供来作为线性内插值。
所以，可由下式(a)计算出缩减的图象数据的Lx行的信号电平与缩减的图象数据的Lx+1行的信号电平之平均值Dox(在图7中(1)行的信号电平)Dox=DiLx×ax+DiLx+1×ax+1+DiLx+2×ax+2…(a)这里，DiLx表示在VRAM2中图象数据的Ix行的信号电平；DiLx+1表示在VRAM2中图象数据的Lx+1行的信号电平；DiLx+2表示在VRAM2中图象数据的Lx+2行的信号电平。内插系数ax等于{(1-b)+0}2。内插系数ax+1等于由下列等式(4)表示的值[{1-(b+(m-n)/n}+b]/2={1-(m-n)/n}/2…(4)内插系数等于由下列等式(5)所表示的值[{b+(m-n)/n}+o]/2={b+(m-n)/n}/2…(5)这里，所述的计算在同一象素位置执行。
管理表220管理着满足上述各等式的内插系数ax,ax+1,ax+2，并且将由计数器221和222的计数值所指示的内插系数输出到乘法器16-i，管理表220还输出由计数器221和222的计数值所指示的选择控制信号给选择器15-i，管理表220管理着将要被提供给比较器231的识别时钟数，并将如计数器221和222所指示的识别时钟数输出给比较器231以使其满足上面的等式。
图8(a)和8(b)是管理表220的管理数据实施例。当VRAM2中将要被转换的图象数据采用640象素×400行的格式时，采用图8(a)中的管理数据。当VRAM2中将要被转换的图象数据采用640象素×480行的格式时，使用图8(b)中的管理数据。
在图8(a)和8(b)中，a、b、c表示用于选择控制信号的管理数据，LWT表示用于识别时钟数的管理数据，α、β、和γ表示用于内插系数的管理数据，所述内插系数用二进制的五比特“x.xxxx”数表示。所以，例如，“08”由“0.1000”表示，这个值对应于小数制的“0.5”。另外，LWT的“一”符号代表着这样的数据，它在比较器231中是将被比较的对象，这样的数据不被输出。
当VRAM2中将被转换的图象数据具有320象素×200行的开发格式时，如下面将说明的，示于图4中的选择器18直接地选择在RGB矩阵电路中被转换的图象数据，通过这种操作，管理表220不管理与这种开发格式相应的管理数据。
图9和图10是流程图，用于具有典型构成的图象转换处理设备的操作。下面将说明示于图4中的图象数据转换处理装置的工作。图9(a)和10(a)说明的是电视信号的水平同步。图9(b)和10(b)说明的是电视信号的显示部分。图9(c)和10(c)说明电视信号的垂直显示部分。图9(d)说明计数器221的计数值，图10(d)说明计数器222的计数值。
(640象素×400行的图象数据)
首先将说明的是当VRAM2中将被转换的图象数据具有640象素×400行的开发格式时，图象数据转换处理装置的工作。这时，选择器223选择计数器221的计数值，计数器221循环地输出“0”和“1”，选择器223将所选择的计数值输出到管理表220。
对于图8(a)所示的电视信号的奇数场(ODD)来说，管理表格220输出〔LWT=816,a=1,b=1,c=1,α=08,β=08,γ=00〕以对应于计数值“0”，输出〔LWT=-,a=1,b=0,c=0,α=00,β=08,γ=08〕以对应于计数值“1”。
当计数器221的计数值指示为“0”时，管理表输出“LWT=816”，响应于“LWT=816”，比较器231给用于VRAM2的控制机构(未示出)发布图象数据发送指示，它与在前的发送相连续。
响应于图象数据的发送指令，VRAM2的控制机构发送所述图象数据，该图象数据具有细微的时间丢失，如图9的时间曲线的实线所示的那样。这时，在电视信号的奇数场中，按照大约每4行89μ秒的周期，发送在发送起始点的第0行的图象数据，在电视信号的偶数场，按大约每4行89μs的周期，发送在发送起始点处的第1行的图象数据。
响应于上述的图象数据的发送过程，如图9的时间曲线所示，对于电视信号的奇数场，行缓冲器14-i存储第一电视信号显示部分的第0行，所述的显示部分是计数器221的计数值指示为“0”的部分。另外，行缓冲器存储第1行图象数据，行缓冲器14-3存储第2行图象数据。接着，行缓冲器14-1存储第二电视信号显示部分中的第4行图象数据，所示显示部分是计数器221的计数值指示为“1”的部分。行缓冲器存储第2行图象数据，行缓冲器14-4存储第3行图象数据。如上所述，行缓冲器写入控制电路21将每一电视信号显示部分中的有效的三行图象数据输入到行缓冲器中。
对于电视信号的偶数场来说，行缓冲器存储第1电视信号显示部分，即计数器221的计数值为“0”的部分中的第1行图象数据。行缓冲器14-2存储第2行图象数据，行缓冲器14-1存储第2电视信号显示部分即计数器221的计数值为“1”的部分中的第五行图象数据，行缓冲器14-3存储第3行图象数据，行缓冲器14-4存储第4行图象数据。综上所述，行缓冲器写入控制电路21将在每一电视信号的显示部分中的有效的三行数据写入到行缓冲器中。
逻辑操作电路16接收来自行缓冲器14-1的图象数据，以及来自管理表的选择控制信号和内插系数。逻辑操作电路16以大约45μs的周期读出存储在行缓冲器14-i中的图象数据。
对于电视信号的奇数场来说，逻辑操作电路16在第1电视信号显示部分得到第0行的图象数据与内插系数“08”(0.5十进制)的相乘值，接着，逻辑控制电路16将所得的相乘值与另一个相乘值相加，所述另一个相乘值是第1行图象数据与内插系数“08”相乘所得的值。
另外，该逻辑操作电路16将第2电视信号显示部分中的第2行图象数据与内插系数“08”相乘所得的值与第3行图象数据与内插系数“08”相乘所得的值相加。按照这种方式，逻辑操作电路16执行电视信号的产生处理过程。
接着，对于电视信号的偶数场来说，逻辑操作电路16计算出第1行图象数据与内插系数“08”的相乘值，并将这个值加到第2行图象数据与内插系数“08”相乘所得的值之上。在第一电视信号显示部分，逻辑操作电路16将第3行图象数据与内插系数“08”的相乘值加到第4行图象数据与内插系数“08”的相乘值之上，按照这种方式，如上所述，逻辑操作电路16执行电视信号的产生处理过程。
综上所述，当VRAM2中的将被转换的图象数据具有640象素×400行的开发格式时，通过计算两个相邻行的图象数据之间信号电平的平均值，图象数据转换处理装置能产生将要被隔行扫描的640象素×400行的电视信号。通过图象数据的信号电平求平均，能产生无闪烁的电视信号。
(640象素×480行的图象数据)下面将说明的是在VRAM2中将被转换的图象数据具有640象素×480行时，图象数据转换处理装置的工作。这时，选择器223选择循环地输出“0”、“4”的计数器22的计数值，并将所选择的值输送到管理表220。按照所选择的计数值，管理表循环地输出图8(6)所示的管理数据。
这里，按照与电视信号的五个水平同步信号相应的周期，管理表220循环地输出所述管理数据。这是因为480行的图象数据按6∶5的比率减少成400行的电视信号。
比较器231接收来自管理表220的LWT。首先，当计数器222的计数值为“0”时，比较器得到的是“LWT=196”。响应于“LWT=196”的接收，当计数器230的计数值达到“196”时，比较器给VRAM2的控制机构发出与在前的发送相连续的图象数据发送指令。
接着，当计数器222的计数值为“1”时，比较器231接收的LWT为“LWT=816”，响应于“LWT=816”的接收，当计数器230的计数值达到“816”时，比较器231发出与在前的发送相连续的图象信号的发送指令给VRAM2的控制机构。
再接下来，当计数器222的计数值为“1”时，比较器231接收的LWT为“LWT=516”，响应于“LWT=516”的接收，当计数器230的计数值达到516时，比较器231发出与在前的发送相连续的图象信号的发送指令给VRAM2的控制机构。
所述VRAM2的控制机构接收所发布的指令，并发送具有细微时间丢失的图象数据，如图10的时间曲线中实线所示。对于电视信号的奇数场，以大约每4行89μs的周期发送位于发送起始点的第0行图象数据。接着对于电视信号的偶数场，以大约每4行89μs的周期发送位于发送起始点的第1行图象数据。
行缓冲器写入控制电路21将每一电视信号的显示部分中的有效的三行图象数据写入到行缓冲器14-i中，如图10所示。
通过比较图9和10的时间曲线，下列问题变得很清楚。当VRAM2中将被转换的图象数据具有640象素×480行的开发格式时，比较器231以一个较小的周期发布图象数据的发送指令，所述周期小于具有640象素×400行的开发格式的图象数据的周期。通过比较(例如)在奇数场的第4电视信号显示部分中的图象数据的发送，对于640象素×400行的开发格式来说，如图9的时间曲线所示，第6、7、8行的图象数据被存储在行缓冲器14-i中，而对于640象素×480行的开发格式来说，如图10的时间曲线所示，第7、8、9行的图象数据被存储在行缓冲器14-i中。综上所述，在640象素×480行的开发格式下，图象数据以较高速度存储到行缓冲器14-i中。
根据来自管理表220的选择控制信号和内插系数，逻辑操作电路16以大约45μs的周期读出存储在行缓冲器14-i中的图象数据。然后执行由等式(a)所表示的逻辑操作，由此产生电视信号。
通过这一操作，当VRAM2中的将被转换的图象数据具有640象素×480行的开发格式时，第一实施例的图象数据转换处理装置执行如图12所示的线性内插处理以使6行图象数据缩减成5行图象数据。接着，所述的图象数据转换处理装置计算出已缩减的两行相邻图象数据的信号电平平均值，以产生640象素×400行的电视信号，该电视信号将要被隔行扫描。经过图象数据缩减和求平均处理，能产生具有640象素×480行的图象数据的全部信息的无闪烁电视信号。
(320象素×200行的图象数据)下面说明的是在VRAM2中将被转换的图象数据具有320象素×200行的开发格式的情况。这时，如图13所示，VRAM2的控制机构正常地发送奇场中的全部200行图象数据，也发送偶数场中的全部200行图象数据。
在这种情况下，本发明的图象数据转换处理装置1不须工作。当模式数据代表320象素×200行的开发格式时，示于图4中的选择器18直接地选择在RGB矩阵电路中将被转换的图象数据，并将这些来自VRAM2的图象数据直接输出到NTSC编码器19上。
当VRAM2中将被转换的图象数据具有320象素×200行时，可利用这个实施例的图象数据转换处理装置代替VRAM2的控制机构执行发送控制处理。
根据上述的第一实施例，假定图象数据的行数和电视信号的行数之缩减率大于“2/3”。还假定需用来产生电视信号的图象数据的行数为3行。但本发明并不局限于此，本发明还可用于缩减率小于“2/3”的情况。这时，如图3所示，需用来产生电视信号的图象数据的行数为4行，这样，应根据上述行数提供硬件结构和管理表220的管理数据。
(第二实施例)
下面将讨论本发明图象数据转换处理装置的一个第二实施例。
图15示出了一个表示按照本发明第二实施例的图象数据转换处理装置的方框图。图16是如图15所示的图象数据转换处理装置的操作的流程图。
本实施例的图象数据转换处理装置包括一个偶存储单元24-1、一个奇存储单元24-2、一个格式转换处理单元50和一个信号发生单元60。上述装置把图象数据(可以按多种开发格式产生该图象数据)转换成具有预定行数的电视信号。
偶存储单元24-1存储将被转换的图象数据中偶数行的图象数据。这里，图象数据是信息处理设备30中的图象数据。该图象数据包括多个行，每行包括多个象素(dofs)。奇存储单元24-2存储将被进行转换的图象数据中奇数行的图象数据。
信号发生单元60产生多种比率数据，这些数据是根据按照所开发的多种格式的该图象数据的行数和电视信号的预定行数确定的。所述单元60还产生该电视信号的水平同步信号。信号发生单元60输出该比率数据和水平同步信号给转换处理控制单元52。多种比率中的每一个可以具有一个比“1”大或比“1”小的值。
偶存储单元24-1、奇存储单元24-2和信号发生单元60被连接到格式转换处理单元50。
格式转换单元50利用水平同步信号和与将被转换的图象数据的开发格式相对应的比率数据，把由偶存储单元24-1和奇存储单元24-2提供的偶数和奇数行的图象数据转换成电视信号格式。格式转换单元50包括转换处理控制单元52和一个计算处理单元54。该格式转换单元50还包括一个行缓冲器56和一个求平均处理单元58。
转换处理控制单元52从信号发生单元60接收水平同步信号和与被进行转换的图象数据的开发格式相应的比率数据。根据比率数据和水平同步信号，转换处理控制单元52产生一个读出地址，用于读出存储在偶存储单元24-1和奇存储单元24-2中的相邻奇数和偶数行的图象数据，以及产生一个将被用于把该图象数据转换成电视信号的内插系数。该计算处理单元54被连接到转换处理控制单元52、偶存储单元24-1和奇存储单元24-2。
计算处理单元54根据由转换处理控制单元52提供的读出地址读出存储在两存储单元中的两个相邻奇数和偶数行的图象数据。计算处理单元54使读出图象数据与内插系数相乘，以便把该图象数据转换成电视信号。
行缓冲器56连接到计算处理单元54，并存储计算处理单元54中计算出的一行上的电视信号。
求平均处理单元58被连接到计算处理单元54和行缓冲器56。求平均处理单元58计算刚好在被存储在行缓冲器56中的一行之前的一电视信号的平均值和在计算处理单元54中获得的电视信号的平均值，由此产生一行的一个平均电视信号。
下面，将要描述具有如上所述基本结构的图象数据转换处理装置的第二实施例的操作。图16是第二实施例的操作的流程图。
首先，从一数据总线(未示出)传送的图象数据中的偶数行的图象数据被存储在偶存储单元24-1中，而从该数据总线传送的图象数据中的奇数行的图象数据被存储在奇存储单元24-2中(步骤210)。
接着，信号发生单元60产生电视信号的水平同步信号，并把它输出给转换处理控制单元52(步骤202)。转换处理控制单元52从信号发出单元60接收水平同步信号以及与被转换图象数据的开发格式相应的比率数据(步骤203)。随后，根据来自信号发生单元60的比率数据和水平同步信号，转换处理控制单元52产生一个读出地址，用于读出存储在偶存储单元24-1和奇存储单元24-2中的相邻奇数和偶数行的图象数据，以及产生一个用于把图象数据转换成电视信号的内插系数(步骤204)。
随后，计算处理单元54根据由转换处理控制单元52提供的读出地址读出存储在两存储单元中的相邻奇数和偶数的图象数据(步骤205)。计算处理单元54使该读出图象数据乘以内插系数，以便把该图象数据转换成电视信号(步骤206)。
行缓冲器56存储计算处理单元54中获得的一行的电视信号(步骤207)。求平均处理单元58计算刚好在被存储在行缓冲器56中的一行之前的一电视信号的平均值和在计算处理单元54中得出的电视信号的平均值，由此产生一行的平均电视信号(步骤208)。
B．具有典型结构的图象数据转换处理装置下面将描述按照本发明具有典型结构的图象处理装置。图17和18示出了按照本发明第二实施例的图象数据转换处理装置的典型结构的方框图。图17示出了一个半导体存储器单元的方框图，图18示出了包括一格式转换处理单元的外部电路。
图象数据转换处理装置起着把采用多种开发格式的图象数据转换成具有预定行数的电视信号的作用。本实施例的图象转换处理装置为偶数和奇数场提供有半导体存储器单元，以简化格式转换处理单元的结构。
图象数据转换处理装置包括半导体存储器单元24-1和24-2，以及一个格式转换处理单元50。该图象数据转换处理装置进一步包括一个NTSC同步信号发生单元60和一个NTSC编码器单元70。如图17所示的半导体存储器单元24-1存储将被进行转换的图象数据，该图象数据具有640象素×480行或与第一实施例中所描述的相类似。半导体存储器单元24-1包括偶数场显示RAM25-1和26-1，一个层复合电路27-1和一个调色板28-1。
偶数场显示RAM25-1在偶数地址存储一个两帧模式的第0层的偶数场(第二行、第四行，等等)的图象数据。该两帧模式由0层和1层构成。
偶数场显示RAM25-1在偶数地址存储该两帧模式的第1层的偶数场的图象数据。层复合电路27-1复合偶数场(EVEN fie1d)的第0层和第1层的图象数据。调色板28-1对从层复合电路27-1输出的图象数据实施一种RGB(红绿兰)灰度处理。例如调色板28-1分别从16000个彩色和4096个彩色的图象数据中选择256个彩色和16个彩色的RGB数据。
半导体存储器单元24-1包括奇数场显示RAM25-2和26-2，一个层复合电路27-2和一个调色板28-2。奇数场显示RAM25-2在奇数地址存储两帧模式的第0层的奇数场(第一行，第三行，等等)的图象数据。奇数场显示RAM26-2在奇数地址存储两帧模式的第1层的奇数场的图象数据。层复合电路27-2复合奇数场的第0层和第1层的图象数据。调色板28-2对从层复合电路27-2输出的图象数据实施RGB灰度处理。例如，调色板28-2分别从16000全彩色和4096个彩色的显示数据中选择256个彩色和16个彩色的RGB数据。
NTSC同步信号发生单元60产生一个包括电视信号的水平同步信号和垂直同步信号的NTSC同步信号。该NTSC同步信号发生单元60包括一个H(水平)计数器62，一个V(垂直)计数器64和一个缩减率表66。H计数器62对电视信号的水平同步信号(H-STNC)的时钟个数进行计数，而V计数器64对水平同步信号的个数进行计数。缩减率表66存储多个缩减比率数据，这些缩减比率数据是依据多种开发格式、根据图象根据的行数和电视信号的预定行数之比来确定的。缩减率表66存储RGB数据的缩减率数据，利用缩减率数据，信息处理设备的一个CRT的RGB数据被转换成电视设备40的RGB数据(640象素×400行)。
格式转换处理单元50把由半导体存储器单元24-1和24-2提供的偶数和奇数行的图象数据转换成使用水平同步信号和与被进行转换的图象数据的开发格式相应的缩减率数据的电视信号的格式。该格式转换处理单元50包括一个转换处理控制单元52和一个计算处理单元54。该格式转换处理单元50还包括一个行缓冲器56，一个闪烁降低处理单元58和一个行缓冲器59。
转换处理控制单元52根据V计数值和来自NSTC同步信号发生单元60的缩减比率数据产生一个内插系数和一个半导体存储器读出地址，用于RGB数据的缩减操作。转换处理控制单元52把该内插系数和半导体存储器读出地址输出给计算处理单元54。
图19是一个表示转换处理控制单元52的实施例的框图。该转换处理单元52包括一个乘法器521、一个计算器522和一个加法器523，转换处理控制单元52具有一个LSB524和一个选择器525。乘法器521使来自V计数器64的V计数值与来自缩减率表66的缩减率数据相乘，以输出半导体存储器单元24-1和24-2的读出地址和用于半导体存储器侧的内插系数。
这里，乘出的小数部分与内插系数相对应。该内插系数是来自乘法器521的一个Y一端的输出。一个(1-Y)计算器522从“1”中减去Y-端的小数部分。选择器525根据来自LSB524的一个控制信号执行其在“Y”和“1-Y”之间的转换操作(switching operation)，以输出半导体存储器24-1和24-2的内插系数。
计算处理单元54根据来自转换处理控制单元52的半导体存储器读出地址从调色板28-1和28-2中读出相邻偶数和奇数场的两行的RGB数据。计算处理单元54使偶数和奇数场的两行的RGB数据与内插系数相乘，从而缩减该RGB数据。
图20是表示计算处理单元54的结构的框图。计算处理单元54由乘法器541、乘法器542以及一个加法器543组成。乘法器541使用根据半导体存储单元24-1的读出地址读出的RGB数据乘以半导体存储单元24-1的内插系数。乘法器542使根据半导体存储单元24-2读出地址读出的RGB数据乘以半导体存储单元24-2的内插系数。加法器253使乘法器251和252的所得结果相加。
行缓冲器56存储计算处理单元中一行接一行地计算出的RGB数据。闪烁降低处理单元58对来自行缓冲器56的一行的RGB数据和来自计算处理单元54的一行的RGB数据求平均，从而产生一行的RGB数据。行缓冲器59存储从闪烁降低处理单元58获得的一行的RGB数据。NTSC编码器70具有与如上所述第一实施例的NTSC编码器19和D/A转换器20相同的结构。
图21是奇数场的电视信号的一个第一显示部分的时序图。图22是电视信号的第二显示部分的时序图。图23是用于奇数场的电视信号的产生的简图。
下面，将对如此构造的图象数据转换处理装置的工作进行描述。这里，例如假设计算机CRT的RGB数据包括640象素×480行，而电视设备40的RGB数据包括640象素×400行。在这种情况下，将被显示的图象数据的缩减比率被设定为“5/6”。
首先，层复合电路27-1对存储在偶数场显示RAM25-1中的第0层的偶数场的图象数据和存储在偶数场显示RAM26-1中的第1层的偶数场的图象数据进行复合。调色板28-1对复合图象数据执行RGB灰度处理，以产生RGB数据。
层复合电路27-2对存储在奇数场显示RAM25-2中的第0层的奇数场的图象数据和存储在奇数场显示RANM26-2中的第1层的奇数场的图象数据进行复合。调色板28-2对复合图象数据执行RGB灰度处理，以产生RGB数据。
接着，由V计数器64计数的水平同步信号，即V计数值被输出到转换处理控制单元52。一个所需的缩减率从缩减率表66中输出给转换处理控制单元52。
进一步，在转换处理控制单元52中，乘法器使来自V计数器64的V计数值和来自缩减率表66的缩减比率数据相乘，以获得半导体存储器读出地址和该半导体存储器侧的内插系数。图24是计算半导体存储器读出地址和内插系数的示意图。
首先，在第一次计时时刻，V计数器64的值等于“1”。在这种情况下，乘法器521执行下列计算一行×1/(5/6)=1.2在图24中，表示VRAM读出地址的数值表示要从调色板读出的一行。V计数器64的数值表示如上所述的计数值。括号内的数值表示一个显示位置。例如，当该V计数值是“1”时，显示位置是“1.2”。对于为“5”的V计数值，其显示位置是“6”。
根据恒定值1.2，读出地址变成“1”和“2”。因此，如图21所示，与读出地址“2”相应的(2)行被从偶数场的调色板28-1中读出，而与读出地址“1”相应的(1)行被从奇数场的调色板28-2中读出。
进一步，根据恒定值1.2，内插系数“0.2”被从乘法器的Y-端读出。(1-Y)计算器522的结果等于0.8。通过选择器525的转换操作，半导体存储器单元24-1的内插系数等于0.2，半导体存储器单元24-2的内插系数等于0.8。
乘法器541使偶数场的调色板28-1的(2)行的RGB数据乘以半导体存储器单元24-1的内插系数“0.2”。乘法器542使奇数场的调色板28-2的(1)行的RGB数据乘以半导体存储器单元24-2的内插系数“0.8”。加法器543把乘法器541的相乘输出与乘法器542的相乘输出相加。
相加输出如下式表示
1×0.8+2×0.2=1.2也就是说，计算处理单元54获得了与显示位置“1.2”相对应的(1)行的已缩减的RGB数据。如图21所示，该RGB数据被写入行缓冲器56。
随后，在第二次计时时刻，V计数器64的值等于“2”。在这种情况下，乘法器521执行下列计算2行×1/(5/6)=2.4根据常值2.4读出地址等于“2”和“3”。因此，如图21所示偶数场的(2)行的RGB数据被使用。进一步，与读出地址“3”相应的一个(3)行被从奇数场的调色板28-2中读出。
根据常值“2.4”的小数部分，内插系数“0.4”被从乘法器的Y-端输出。(1-Y)计算器522的结果等于“0.6”，通过选择器525的转换操作、半导体存储器单元24-1的内插系数等于0.6。半导体存储器单元24-2的内插系数等于0.4。
乘法器541使偶数场的调色板28-1的(2)行的RGB数据乘以半导体存储器单元24-1的内插系数“0.6”。乘法器542使奇数场的调色板28-2的(3)行的RGB数据乘以半导体存储器单元244-2的内插系数“0.4”。加法器543使乘法器541的相乘输出与乘法器542的相乘输出相加。相加输出如下式表示2×0.6+3×0.4=2.4也就是说，计算处理单元54获得了与显示位置2.4相对应的(2)行的已缩减的RGB数据。
接着，闪烁降低处理单元58对来自行缓冲器56的(1)行的已缩减RGB数据和来自计算处理单元54的(1)′行的已缩减RGB数据进行平均，由此产生一行的平均RGB数据。这里，闪烁降低处理单元58利用加权系数“0.5”对每一行的已缩减RGB数据执行一种加权操作。一个(1)″行的被平均RGB数据如下式表示(1)′行的RGB数据×0.5+(2)′行的RGB数据×0.5通过这种平均操作，隔行扫描固有的闪烁得到消除。而且，行缓冲器59存储闪烁降低处理单元58中获得的(1)″行的平均RGB数据。在如图22所示的第二显示部分，NTSC编码器19把从行缓冲器59中读出的(1)″行的平均RGB数据转换成YCV数据。D/A转换器20把来自NTSC编码器19的YCV数据转换成模拟信号，然后输出该模拟信号到电视设备40。
下面，将对第二显示部分进行描述。首先，在第一次计时时刻，V计数器具有一个计数值“3”。乘法器521执行下列计算3行×1(5/6)=3.6根据常值3.6，读出地址等于“3”和“4”。因此，如图22所示奇数场的(3)行的RGB数据被使用。进一步，与读出地址“4”相对应的一个(4)行被从偶数场的调色板28-2中读出。乘法器541使该偶数场的(4)行的RGB数据乘以内插系数“0.6”。乘位器542使奇数端的(3)行的RGB数据乘以内插系数“0.4”。相加的输出如下式表示
3×0.4+4×0.6=3.6这就是说，计算处理单元54获得了与显示位置“3.6”相对应的(3)′行的已缩减RGB数据。如图22所示，该RGB数据被写入行缓冲器56。
随后，在第二次计时时刻，计数值等于“4”。乘法器521执行下列的计算4行×1/(5/6)=4.8乘法器521根据常值“4.8”使用偶数场的(4)行和奇数场的(5)行。乘法器541使该偶数场的(4)行的RGB数据乘以内插系数“0.2”。乘法器542使奇数场的(5)行的RGB数据乘以内插系数“0.8”。相加的输出按下式表示4×0.2+5×0.8=4.8这就是说，计算处理单元54获得了与显示位置“4.8”相对应的(4)′行的已缩减RGB数据。
随后，在闪烁降低处理单元58中被平均的(3)″行的RGB数据如下式表示(3)′行的RGB数据×0.5+(4)′行的RGB数据×0.5进一步，行缓冲器59为下一个显示部分周期读出该(3)″行的被平均的RGB数据。该被平均的RGB数据经NTSC编码器19和D/A转换器20在电视设备40上显示。
通过上述操作，如图23所示，奇数场的行(1)″、(3)″、(5)″，…的被平均的RGB数据被连续地显示在电视设备40上。
图25是用于偶数场的电视信号的第一显示部分的一个计时图。图26是用于偶数场的电视信号的第二显示部分的一个计时图，而图27是用于产生该偶数场的电视信号的简图。
下面，将参考图25-27对偶数场的工作进行描述。
首先，V计数器64的V计数值最初设定等于“2”。在第一显示部分的一个第一次计时时刻，计算处理单元54读出偶数场的(2)行和奇数场的(3)行。
随后，计算处理单元54获得与显示位置“2.4”相应的“2”′行的已缩减RGB数据。该已缩减RGB数据被写入行缓冲器56。
接着，在一个第二次计时时刻，V计数器64的V计数值被设定为“3”。如图26所示，偶数场的(4)行被读出，奇数场的(3)行被使用。计算处理单元54获得与显示位置“3.6”相应的(3)′行的已缩减RGB数据。进一步，闪烁降低处理单元使(2)′行的已缩减RGB数据和(3)′行的已缩减RGB数据乘以一个加权系数“0.5”，以获得(2)″行的被平均的RGB数据。同样，如图26所示，在第二显示部分，(4)″行的数据也被获得。
通过上述的操作，如图27所示，偶数端的行(2)″、(4)″、(6)″，…的平均RGB数据被连续地显示在电视设备40上，并且用如图23所示的奇数场和如图37所示的偶数显示一帧。
根据如上所述的第二实施例，通过缩减一信息处理设备例如个人计算机的图象，使将在CRT上显示的整个图象显示在电视设备上。因而，不需提供昂贵的CRT。此外，闪烁在电视设备上不再明显，因为它已被消除。
在第一实施例1中，四个行缓冲器14、选择器15和逻辑操作中路16被提供给每一场，且如此的结构是复杂的。在第二实施例中，半导体存储器单元24被提供给偶数场和奇数场，以便计算处理单元54的结构和格式转换处理单元50的行缓冲器56被简化。此外，不象第一实施例，由于格式转换处理单元50的结构被简化，因而不必在一定时周期期间以高速执行计算处理。(第二实施例的第一改型的结构)图28是第二实施例的第一改型的框图。第一改型在格式转换处理单元的结构上不同于第二实施例，这种改型的格式转换处理单元50a包括一个转换处理控制单元52和一个计算处理单元54。该格式转换处理单元50a进一步包括行缓冲器56-1和56-2和行缓冲器59，以及一个闪烁降低处理单元58a。该行缓冲器56-1存储来自计算处理单元54的第n行的RGB数据。行缓冲器56-2存储来自计算处理单元54的第n+1行的RGB数据。这里，n表示一个正整数。
闪烁降低处理单元58a对行缓冲器56-1和56-2以及调色板28-2的三行的RGB数据进行平均。其它结构与第二实施例的相同，相同元件用相同的参考数字表示。
图29是用于图28的第一改型中奇数场的电视信号的第一显示部分的一个计时图，图30是用于第一改型中奇数场的电视信号的第二显示部分的一个计时图。图31是用于产生奇数场的电视信号的原理图。显示图象数据的缩减率设定为5/6。
首先，在第一次计时时刻，V计数器64设定其计数值为“1”。偶数场的(2)行的RGB数据和奇数场的(1)行的RGB数据被读出。
随后，计算处理单元54根据这两行的RGB数据获得与显示位置1.2相对应的(1)′行的已缩减RGB数据。该数据被写入行缓冲器56-1。
接着，在第二次计时时刻，V计数器设定其计数值到“2”。偶数场的(2)行被使用，而奇数场的(3)行被读出。此后，计算处理单元54根据这两行的RGB数据获得与显示位置2.4相对应的(2)′行的已缩减RGB数据。该数据被写入行缓冲器56-2。
其次，在如图30所示的第二显示部分，在第一次计时时刻，V计数器64的值被设定到“3”。偶数场的(4)行和奇数场的(3)行被使用。计算处理单元54根据这两个行的RGB数据获得与显示位置3.6相应的(3)′行的已缩减RGB数据。
进一步，闪烁降低处理单元58a为获得(1)″行的RGB数据执行下列计算(1)′行的RGB数据×0.25+(2)′行的RGB数据×0.5+(3)′行的RGB数据×0.25通过上述求平均操作，与第二实施例比较隔行扫描固有的乐烁被更有效地消除。通过这种操作，如图31所示，奇数场的行(1)″，(3)″,(5)″…的被平均的RGB数据被连续地显示在电视设备40上。
图32是用于第一改型中偶数场的电视信号的第一显示部分的计时图。图33是用于第一改型中偶数场中的电视信号的第二显示部分的计时图。图34是用于产生偶数场的电视信号的示意图。
以相同的方式，该偶数场的行(2)″、(4)″、(6)″，…的平均RGB数据被连续地显示在电视设备40上。
(第二实施例的第二改型)图35是第二实施例的第二改型的构成的框图，该第二改型的特征在于在半导体存储器单元24-1和24-2与格式转换处理单元50之间提供有一个RGB矩阵电路10-1。该RGB矩阵电路10-1把来自半导体存储器单元24-1和24-1的RGB数据转换成YUV数据。这就是说，RGB矩阵电路10-1产生一个亮度信号Y和一个色差信号，这样，行缓冲器56的存储容量可以被减小。
(转换处理控制单元的改型)图36是一个框图，它示出了转换处理控制单元52b的结构。该转换处理控制单元52b包括一个只读存储器526(ROM)。ROM526存储半导体存储器单元14-1和24-2的读出地址和与计数值及缩减比率相对应的半导体存储器单元24-1和24-2的内插系数。
在这种情况中，当V计数器64的计数值和来自缩减率表66的缩减率提供给ROM526时，半导体存储器单元24-1和24-1的读出地址以及该半导体存储器单元24-1和24-2的内插系数就被从该ROM526中读出。
通过这种操作，转换处理控制单元52b能够提高处理速度，而无需执行RGB数据的缩减操作，可以使用这样的转换处理控制单元52b取代第二实施例的转换处理控制单元，第二实施例的第一改型和该第二实施例的第二改进中的转换处理控制单元。〔计算处理单元的改进〕图37是一个表示计算处理单元54b的结构的框图。该计算处理单元54b包括一个ROM544。ROM544存储与半导体存储器单元24-1和24-2的读出数据以及半导体存储单元24-1的内插系数相对应的操作结果。在这种情况中，计算处理单元54b从ROM544中读出与半导体存储器读出地址和由如图36所示ROM526中输出的内插系数相对应的操作结果。通过这种操作，该计算处理单元54能够以高速执行处理。〔第三实施例〕现在将对根据本发明的信息处理设备的第三实施例进行描述，图38是一个表示第三实施例的图象处理装置的基本结构的方框图。
A．具有基本结构的图象数据转换处理装置信息处理设备包括一个场缓冲电路84，一个线性内插电路80，和一个同步信号发生电路94。该信息处理设备进一步包括一个场缓冲器控制电路90，一个平均处理电路100，和一个编码器电路88。信息处理设备用于把图象数据转换成具有预定行数的电视信号，该图象数据由多行构成，而该电视信号的每帧由多场构成。
场缓冲器电路84包括与多场相对应的多个场缓冲器(未示出)。该场缓冲器电路84的每个场缓冲器用于存储从一个VRAM(未示出)逐场传送的图象数据的各自的行。线性内插电路80连接到场缓冲器电路84。
线性内插电路80利用一个预先设定的内插系数对由场缓冲器电路84提供的图象数据中的相邻两行的图象数据进行线性内插，以产生一个电视信号。
同步信号发生电路94用于产生电视信号的同步信号和垂直同步信号。场缓冲器控制电路90连接到同步信号发生电路94和场缓冲器电路84。场缓冲器控制电路90用于根据来自同步信号发生电路94的同步信号控制图象数据逐场写入多个场缓冲器的写入操作和逐场从该多个场缓冲器读出的读出操作。
平均处理电路100连接到线性内插电路80。该平均处理电路100用于对电视信号的多个行的信号电平求平均，该电视信号的多个行是从线性内插电路80中输出的。
编码器电路88被连接到平均处理电路100。编码器电路88把电视信号转换成NTSC信号，然后将其输出给电视设备(未示出)。
下面，将描述如此构成的第三实施例的工作。图39是如图38所示信息处理设备的操作的流程图。
首先，由同步信号发生电路94产生电视信号的水平同步信号和垂直同步信号(步骤301)。随后，场缓冲器控制电路90根据来自同步信号发生电路94的同步信号控制写入多个场缓冲器的图象数据的写操作(步骤302)。
通过上述控制，从VRAM(未示出)传送的图象数据逐场地被存入多个场缓冲器(步骤303)。随后，场缓冲器控制电路90控制读出操作，以便从场缓冲器电路84的每个场缓冲器中逐场地读出图象数据(步骤304)。
随后，线性内插电路80对被从多个场缓冲器逐场连续地输出的相邻两行的图象数据进行线性内插，由此缩减该图象数据(步骤305)。通过这种操作，可以产生电视信号。
求平均处理电路100使由线性内插电路80输出的两行相加，以获得一个平均值(步骤306)。编码器电路88把电视信号转换成NTSC信号，然后，把该NTSC信号输出给电视设备(未示出)(步骤307)。
如上所述的信息处理设备能够把存储在VRAM中的图象数据转换成在图象数据的纵向方向被缩减的电视信号，并还够获得已消除闪烁的电视信号。此外，信息处理设备能够逐场地读出该电视信号。
B．典型构造的图象数据转换处理装置图40是一个框图，它示出了近按照本发明的第三实施例的图象格式处理装置的典型结构。图41是如图40所示的信息处理设备的操作的流程图。
下面，将对根据本发明的信息处理设备的第三实施例进行描述。本实施例的信息处理设备包括一个线性内插电路80，一个场缓冲器电路84和加法器87。该信息处理设备进一步包括一个编码器电路88，一个场缓冲控制电路90，和一个NTSC同步信号发生电路94。
线性内插电路80利用一预定的内插系数在图象数据的纵向方法对相邻两行的RGB数据进行线性内插，从而缩减该RGB数据。线性内插电路80包括一个缓冲器81、一个5/6缩减操作电路82、和一个选择器83。行缓冲器81逐行地存储来自VRAM(未示出)的640象素×480行的RGB数据。
为了把640象素×480行的RGB数据转换成640象素×400行的电视信号，5/6缩减操作电路82根据恰好在一行之前的RGB数据和来自VRAM的RGB数据获得在该图象的纵向方向以5/6的缩减率缩减的RGB数据。
选择器83根据模式选择信号从VRAM和以5/6缩减比率缩减的RGB数据中选择任何一种RGB数据。线性内插电路的连接到场缓冲器电路84。
场缓冲器电路84存储由线性内插电路80逐场连续输出的RGB数据。该场缓冲器电路84包括触发器电路(FF电路)85-1和85-2，一个偶数场缓冲器86-1和一个奇数场缓冲器86-2。
FF电路85-1和85-2以25/2MHz读出由选择器83输出的RGB数据。偶数场缓冲器86-1在一主控制单元91的控制下连续地存储偶数场的RGB数据，并存储一场的RGB数据。奇数场缓冲器86-2在该主控制单元91的控制下连续地存储奇数场的RGB数据，并存储一场的RGB数据。
NTSC同步信号发生电路94产生一个同步信号，一个显示时钟信号，一个偶数模式信号和一个奇数模式信号。该同步信号包括一个水平同步信号和一个垂直同步信号。场缓冲器电路84和NTSC同步信号发生电路94被连接到场缓冲器控制电路90。
该场缓冲器控制电路90控制缓冲器电路84的RGB数据的写入操作和读出操作。场缓冲器控制电路90包括主控制单元91和一个CRT控制单元92。
CRT控制单元92用于控制信息处理设备的CRT，并为FF电路84-1和84-2提供一个控制信号，以便以25/2MHz执行读出操作。主控制单元91根据来自NTSC同步信号发生电路94的同步信号，偶数模式信号和奇数模式信号控制偶数场缓冲器86-1的偶数场的RGB数据的写入和读出操作。主控制器单元91还控制奇数场缓冲器86-2的奇数场的RGB数据的写入和读出操作。
加法器87使来自偶数场缓冲器86-1的偶数场的RGB数据与来自奇数场缓冲器86-2的奇数场的RGB数据相加，以输出一帧的RGB数据。加法器87连接到编码器电路88。
编码器电路88包括一个FF电路89a和一个D/A转换器89b。FF电路89a根据来自NTSC同步信号发生电路的NTSC显示时钟信号以14.3MHz读出加法器87的RGB数据，并把它输出给D/A转换器89b。该D/A转换器把RGB数据转换成适于电视设备(未示出)的模似数据。
下面，将描述第三实施例的操作。将典型地对这样一种情况进行描述，即，将对640象素×480行的RGB数据转换成640象素×400行的电视信号进行描述。
首先，来自VRAM(未示出)的640象素×480行的RGB数据逐行地存入行缓冲器81(步骤401)。根据来自行缓冲器81的恰好在一行之前的RGB数据和来自VRAM的RGB数据，能够获得由5/6缩减操作电路82以5/6的缩减率在该图象的纵向方向缩减的RGB数据(步骤402)。
由具有模式选择信号的选择器83对来自VRAM的任何一个RGB数据和5/6缩减的RGB数据进行选择(步骤403)。在这种情况下，对缩减的RGB数据进行选择。
接着，由选择器83输出的缩减的RGB数据由具有来自CRT控制单元92的控制信号的FF电路85-1和FF电路85-2以一个25/2MHz的定时读出(步骤404)。在这一时刻，在NTSC同步信号发生电路94中产生的同步信号、偶数模式信号和奇数模式信号被输出给主控制单元91。
主控制单元91根据同步信号，偶数模式信号和奇数模式信号产生一个写入定时信号和一个读出定时信号。主控制单元91把该写入定时信号和读出定时信号输出给偶数场缓冲器86-1和奇数场缓冲器86-2。
偶数场的每一行的被缩减RGB数据根据写入定时信号被存入偶数场缓冲器86-1。奇数场的每一行的被缩减RGB数据被存入奇数场缓冲器86-2(步骤405)。
一场的被缩减RGB数据按读出时序信号，在其被存入偶数场缓冲器86-1和奇数场缓冲器86-2的时刻被读出到加法器87(步骤406)。
随后，加法器87把来自偶数场缓冲器86-1的偶数场的RGB数据与来自奇数场缓冲器86-2的奇数场的被缩减RGB相加(步骤407)。通过这种操作，一帧的被缩减RGB数据被输出，即产生了电视信号。
来自加法器87的被缩减RGB数据由具有来自NTSC同步信号发生电路94的显示时钟信号的FF电路89以14.3MHz读出，然后通过D/A转换器89b转换成模拟数据(步骤408)。
如上所述，信息处理设备通过用硬件在纵向方向缩减图象数据，把存储在VRAM中的数据转换成电视信号。该电视信号被逐场地读出。因此，图象能够显示在一个低价格的电视设备上，而不必修改现有的软件。在第一和第二实施例中，对水平同步信号的时钟数进行计数，以便逐行读出图象数据给电视设备40。另一方面，在该第三实施例中，图象数据在一场的行数据被存入场缓冲器电路84的时刻被读出。
可以显示在一个电视屏幕上的一场的行数是大约220行。因此，在隔行扫描操作中，一帧的行数超过了440，以及图象从屏幕上推出。例如，能够显示640象素×480行，不必利用第三实施例的缩减功能从屏幕上推出。
场缓冲器电路84可以装在加法器87和编码器88之间。此外，在该第三实施例中，同步信号是NTSC同步信号，然而，它也可以一个PAL同步信号。
〔第三实施例的第一改型〕第三实施例的第一改型的特征在于在场缓冲器84-1和84-2的输入或输出侧装有一个横向滤波器100a。图42示出了该横向滤波器的结构。横向滤波器100a包括多个滤波器102-i(i表示1至n)和一个加法器104。
按照上述的结构，滤波器102-1用于消除包含在第N行的RGB数据中的噪声成份，滤波器102-2用于消除包含在第(N+1)行的RGB数据中的噪声成份。如上所述，各自滤波器102-i消除包含在各自行的RGB数据中的噪声成份，加法器104把各滤波器102-i的输出相加，以计算该RGB数据的一个平均值。
即使在一种隔行扫描操作中，对于存储在VRAM中具有高垂直清晰度例如640象素×480行的图象数据来说，闪烁也能被消除。因而，在屏幕上的图象是清楚可见的。
〔第三实施例的第二改型〕第三实施例的第二改进其特征在于在场缓冲器电路84的输出侧装有一个线性内插电路110。线性内插电路110也可以装在场缓冲器电路84的输入侧。图43是表示线性内插电路110的一个方框图。该线性内插电路110包括一个计数器111，一个内插系数表112、和乘法器113和114。线性内插电路110进一步包括一个行缓冲器115和加法器116和117。
计数器111计数水平同步信号的个数。内插系数表42存储内插系数值。图44是一个表示内插系数值的例子的表。在图44中，内插系数表112存储与计数器111的计数值相对应的内插系数表值。例如，存储一个内插系数表值“8”(在二进制系统中为1000)与一个计数值“0”相对应。
乘法器113使RGB数据乘以来自内插系数表112的内插系数表值。行缓冲器114存储恰好在一行之前的RGB数据。加法器116把来自内插系数表112的内插系数表值与一预定值相加。乘法器115使来自加法器116的输出乘以来自行缓冲器114的恰好在一行之前的RGB数据。加法器117把乘值器113的输出与乘法器115的输出相加，并输出该相加的结果。
根据上述的结构，图象能够被缩减。
〔第三实施例的第三改型〕第三实施例的第三改进其特征在于在场缓冲器电路84的输出侧提供有一个线性内插电路120。因此是表示该线性内插电路120的结构的方框图。该线性内插电路120包括一个计数器121、一个行缓冲器122和一个ROM123。计数器计数水平同步信号的个数。行缓冲器122存储恰好在一行之前的RGB数据。ROM123包括一个查阅表，并且当相应于来自计数器121的计数值、来自行缓冲器122的RGB数据和恰好在一行之前的RGB数据对RGB数据进行缩减时，存储一个操作结果。
根据上述的结构，仅通过参考ROM123的内容，就能容易地对图象进行缩减。
权利要求
1．一种图象数据转换处理装置，用于把包括多行的图象数据转换成一个具有一预定行数的电视信号，所述的图象数据存贮在存贮装置中并能以开发的多种格式产生，其特征在于包括模式管理装置，用于管理与被进行转换的图象数据的行数相应的一种模式数据；和转换处理装置，用于根据由所述模式管理装置提供的模式数据更新图象数据的转换，以便把与多个模式数据中的一个相对应的图象数据转换成电视信号。
2．根据权利要求2所述的图象数据转换处理装置，其特征在于其中所述转换处理装置使图象数据接受一种预先由预定行和与模式数据相应的行数的比确定的转换，由此把与至少多个模式数据相对应的图象数据转换成电视信号。
3．根据权利要求1或2所述的图象数据转换处理装置，其特征在于进一步包括一个管理表格，该管理表格具有至少一个第一转换信息，用于把被进行转换的具有比电视信号的行数大的图象行数的图象数据转换成具有电视信号的行数的图象数据，以及一个第二转换信息，用于把被进行转换的具有比电视信号的行数小的图象行数的图象数据转换成具有电视信号的行数的图象数据，其所述转换处理装置根据模式数据选择第一转换信息和第二转换信息中的任何一个，以便按照所选择的转换信息转换图象数据。
4．根据权利要求1或2中任何一个所述的图象数据转换处理装置，其特征在于其中所述转换处理装置按照模式数据对从所述存贮装置读出的图象数据的一个读出范围进行转换。
5．根据权利要求1或2中任何一个所述的图象数据转换处理装置，其特征在于其中所述转换处理装置根据图象数据的一个扫描效率执行一种转换操作。
全文摘要
本发明为一种图象数据处理装置,包括一个发布单元,多行存贮单元和一个产生单元。该图象数据包括多行,而电视信号具有一预定的行数。发布单元把该图象数据的一个发送指令发布给存储贮单元。多行存贮单元循环地逐行存贮由存贮单元发送的图象数据。产生单元使存贮在行存贮单元中的图象数据乘以与多个内插系数中被进行转换的图象数据的开发格式相对应的内插系数,由此产生电视信号。
文档编号H04N5/44GK1232231SQ99101888
公开日1999年10月20日 申请日期1999年2月9日 优先权日1992年8月18日
发明者中本诚, 中村聪, 高山昭宪, 高桥和则, 泷上明夫, 佐藤泰雄, 伊东千秋, 青木洋一 申请人:富士通株式会社