专利名称：Pcm带内话外勤务通信接口机的制作方法
技术领域：
本实用新型涉及一种有线通信接口机，特别是电信脉码调制设备(PCM)上所用的通信接口机。
邮电局各级维护运行部门为了适时保障程控交换机的正常运行，设置了一些设备监控系统平台。例如，配线架故障监测系统平台；动力设备系统监控平台；充气电缆气压监控平台；程控交换机系统故障综合网管平台等等。一般各级监控中心站设立在市、县级运维部门，通过电话线连接到远端各局及无人机房的各设备监控点。这些点占用一个固定的电话号码，涉及一条PCM线。经常各个系统自配一套电话网络线。上述现状存在的问题是1、监控系统这些低速率的信息传输系统长期大量的占用用户电话号码与PCM中继线路资源，形成了很高的线路租用代价。2、有些系统需要数据可靠性指标，还增加昂贵的调制解调设备，又增加了可观的费用。3、有些直接在线路上使用双音频码通信的监控系统，故障量稍大就会影响数据的适时性与安全性。4、采用各种有线网络手段通信的系统，除了占用用户线路资源外，还有一笔较大的网络设备开销。
本实用新型的目的就是为了解决上述问题，提供一种可节省用户电话线路和PCM中继线路资源，也不对用户资源(程控机)产生任何影响，使通信成本大大降低的PCM带内话外勤务通信接口机。
本实用新型的技术解决方案一种PCM带内话外勤务通信接口机，其特征在于它由发送中继模块、接收中继模块、发送与接收锁相环(亦可采用数字锁相环芯片MT8941)、发送与接收逻辑控制器(亦可采用接口控制芯片MT8920B)、微处理器及时钟、接口模块和速率选择开关组成。发送中继模块的E1输入口与电信局数字程控交换机的发送方向E1口相连接，其输出与电信局同端光端机的输入E1口相连；上述光端机E1口的输出与接收中继模块的E1输入口相连，接收中继模块的E1输出与电信局同端数字程控交换机的接收方向E1输入口相连。发送中继模块和接收中继模块的帧脉冲及各时钟同步信号分别通过发送和接收锁相环环回相关端，同时又与发送和接收逻辑控制器的对应同步信号端相连。发送和接收逻辑控制器的数据接口与微处理器的数据端相连，发送和接收逻辑控制器的控制总线输入和输出端还与发送中继模块和接收中继模块的对应控制端及同步信号端相连，微处理器的串行输出口通过接口模块与电信局同端所连的数据终端相连，微处理器的输出输入口与速率选择开关相连。
本实用新型利用PCM30/32一次群时隙0的空余Sn勤务比特上发送和接收数据，在PCM光端机间传送异步低速数据的通信接口。上述接口机使用时串接在程控交换机的数字中继与光端机之间。它除了对PCM一次群帧结构中的时隙0的勤务比特空余位进行插入与提取外，对帧结构中的其余比特均透明传输，因而本接口机具有不占用用户资源，也不对用户资源产生任何影响的优点。它可广泛应用在电信局的维护中心与远端被监控局及无人机房间传输控制与状态监控信息等工作场合。本实用新型在多年设计七号信令检测仪基础上提出的本接口机设计，以运维中心到远端各被监测局(点)间固有的PCM中继线为传输信息介质，运用带内话外高科技手段，节省局间运维部门低速数据通信占用用户信道资源与相关设备高额开销的同时，向两端用户提供廉价通信通道和标准的RS232串行数据接口，支持4800PBS的全双工异步数据通信，并且不对用户资源(程控机)产生任何影响。异步通信的数据格式为一个起始位+八个数据据位+一个停止位。其线路结构简单，生产容易，器件科技含量高，性能稳定，可大大节省用户电话线路和PCM中继线路资源，使通信成本大大降低，工作可靠性增强，具有广阔的市场前景。
图1是本实用新型的应用原理框图；图2是本实用新型的电原理图；图3是本实用新型采用配套集成芯片实现的电原理图；图4是本实用新型的逻辑控制器集成后的电原理图；如图1，本实用新型由发送中继模块、接收中继模块、发送与接收锁相环(亦可采用数字锁相环芯片MT8941)、发送与接收逻辑控制器(亦可采用接口控制芯片MT8920B)、微处理器及时钟、接口模块和速率选择开关组成，发送中继模块的E1输入口(W1)与电信局数字程控交换机的发送方向E1口相连，其输出W2与电信局同端光端机的输入E1口相连，上述光端机E1口输出与接收中继模块的E1输入口W3相连，接收中继模块的E1输出与电信局同端数字程控交换机的接收方向E1输入口相连接，发送中继模块和接收中继模块的帧脉冲及各时钟同步信号分别通过发送和接收锁相环环回相关端，同时又与发送和接收逻辑控制器的对应同步信号端相连，发送和接收逻辑控制器的数据接口与微处理器的数据端相连，发送和接收逻辑控制器的控制总线输入和输出端还与发送中继模块和接收中继模块的对应控制端相连。微处理器的串行输出口通过接口模块与电信局同端所连接的数据终端相连，微处理器的输入口与速率选择开关相连。上述电信局同端光端机的输入与输出信号通过光纤与远端局光端机相连，上述远端局光端机与远端数字程控交换机之间亦接有通信接口机，上述通信接口机的结构和原理与前述在运维中心所接入的通信接口机完全相同，只是远端通信接口机的输出与远端局数据终端相连。
本实用新型的具体电路如图2，发送中继模块由中继集成块U1(型号可为MH89790B)、输入变压器T1、输出变压器T2及外围电阻、电容和电感构成。发送中继模块的输入从其输入变压器T1的初级引出，接电信局数字程控交换机的发送方向E1接口；发送中继模块的输出从U1的输出端PADO(P24脚、P33脚)引出接电信局运维中心同端光端机的输入。发送中继模块的帧脉冲及各时钟信号输入和输出(E20、E8K0、FOI、C2I)端分别从U1的对应端引出接发送锁相环电路同步后环回相关端，发送中继模块的控制总线输入端和输出端(CSTI1、CSTI0、CSTO端)亦从U1的对应端引出接发送逻辑控制器，交替数据反向端ADI接地，发送中继模块U1的数据总线输入和输出端DSTI和DSTO用短路线连接，保证时隙0外的时隙都透明通过的同时，将发送逻辑控制器复接后的时隙0内容一起经W2口发送到光端机的输入E1口传向远端局。
接收中继模块与发送中继模块的电路相同，它由中继集成块U2(型号可为MH89790B)、输入变压器T3、输出变压器T4及外围电阻、电容和电感构成。接收中继模块输入从其输入变压器T3的初级引出接电信局同端光端机的信号发送E1口，接收中继模块的输出从U2的输出端(P24脚、P33脚)引出接电信局同端程控交换机的E1口输入端，接收中继模块的幀脉冲与各时钟信号输入端和输出端(E20、E8K0、F0I、C2I)分别从U2的对应端引出接接收锁相环电路同步后环回相关端，接收中继模块的控制总线输入和输出端亦从U2的对应端引出接接收逻辑控制器，交替数据反向端ADI接地，U2的数据总线输入和输出端DST1和DST0用短路线连接，将接收逻辑控制器复接后的时隙0和其它时隙经W4口传送到运维中心端数字程控交换机。
发送锁相环电路由锁相环集成块U3(型号可为4046)及其滤波网络和整形同步电路构成，其中R7一端接地，另一端与U3的R1端相连，R8、R9和C4串接，C4的另一端接地，R8、R9的连接点与U3的VCOIN端相连，R8的另一端接U3的P2端。整形同步电路由反向器U6A、D触发器U4A(型号可为74LS74)、D触发器U7A(型号可为74LS74)、或门U8A、U8B和D触发器U7B构成。U3的CIN输入端与D触发器U4A的Q输出相连(/Q环回到D端、PR和L端接电源正极)，U3的VCOUT输出端与反向器U6A的输入相连，同时与整形同步电路中D触发器U7B的时钟端相连，锁相电路中D触发器U4A的输出端Q同时还与整形同步电路中D触发器U7A的时钟端和U8B的输入端相连。整形同步电路U7A的/Q端连接到或门U8A的输入端，或门U8A的输出端连接到或门U8B的输入端，或门U8B的输出端连接到D触发器U7B的D输入端。触发器U7A、U7B、U9A、U9B的控制端PR与复位端L都接电源正极。上述电路根据U1提供的8KHz时钟同步产生其它系统时钟。
接收锁相环电路与发送锁相环电路相同，它亦由锁相环集成块U5及其滤波网络(由电阻R10，R11，R12和电容C6构成)、整形同步电路(由反相器U6B、D触发器U4B、D触发器U9A、或门U8C、U8D、D触发器U9B构成)组成，其接法也完全相同。上述电路根据U2提供的8KHz时钟同步产生其它系统时钟。
发送锁相环和接收锁相环的第一路输入分别从其U3和U5的信号输入端SIN引出，分别与发送中继模块和接收中继模块中U1、U2的2M时钟输出端E20相连；第二路输入分别从其整形同步电路U7A、U9A的输入端和U8A、U8C的输入端引出，分别与发送中继模块和接收中继模块U1、U2的8KHz时钟输出端E8KO相连。发送锁相环和接收锁相环的第一路输出分别从其整形同步电路中D触发器U4A、U4B的输出端Q引出，分别与发送中继模块和接收中继模块U1、U2的2M时钟输入端(C2I)相连；还分别与发送和接收逻辑控制器的对应与时钟信号端相连。发送锁相环和接收锁相环的第二路输出分别从其整形同步电路中D触发器U7B、U9B的输出端Q引出，分别与发送中继模块和接收中继模块中U1、U2的帧脉冲输入端F0I相连；还分别与发送和接收逻辑控制器的对应帧脉冲号端相连。
发送逻辑控制器由时隙电路、主控字写入电路、数据复接电路和时隙转换电路组成，其中时隙电路由反相器U10A、U10B、二进制计数U11、U12(型号均可为74LS393)、译码器U14(型号可为74LS138)、译码器U15(型号可为74LS139)、或非门U13(型号可为7425)和反向器U16(型号可为74LS04)构成。U10A的输出分别与计数器U11的输入和或非门U13的输入相连，U10B的输出分别与U11A和U12的清除端相连。U11A的QA、QB、QC输出端分别接或非门U13的对应输入端，同时又与数据复接电路U25、U26、U29的输入相连；U11的QD输出端接U12的输入A，同时又与译码器U14的输入A相连，U12的QA、QB输出端接译码器U14的B、C，U12的QC、QD输出端分别接译码器U15的输入端A、B，计数器U12的QC输出端同时又与主控字写入电路的输入端相连。译码器U14、U15的输出与数据复接电路和时隙电路相连。译码U14的控制端G1接电源正极，G2A、G2B接地。译码U15的G端接地。上述电路把发送锁相环提供的同步时钟细化成各时隙节拍。
发送逻辑控制器的主控字写入电路由并串转换器U17、或门电路U18、反相器U19、或门U20、三态门U21构成。并串转换器U17的输入端E、F、H分别接电源正极；其输入端SER、A、B、C、D和G端接地。并串转换U17的时钟端与时隙电路反相器U10A的输入相接，并串转换器U17的输入控制端INH接或门U18的输出。或门U18的输入一路连接到时隙电路的译码器U14的Y7输出端；另一路通过反相U19连接到时隙电路计数器U12的QC输出端。并串转换器U17的同步端SH/CD连接反相器U16的输出。主控字写入电路并串转换器U17的输出QH连接到发送中继模块U1的控制总线输入0端。或门U20(74LS32)的输入端分别连接时隙电路中译码器U14(74LS138)的Y1输出端和译码器U15(74LS139)的Y2输出端；其输出连接三态门U21(74LS125)的控制端，上述三态门U21的输入接地，输出连接到发送中继模块U1的控制总线输入1端。上述电路把U1的控制总线输入0(CST10)的时隙15，31外时隙置00000000B，主控字1和2置为10110000B，时隙18的主控字3置为0。
发送逻辑控制器的数据复接电路由6D触发器U22(74LS174)、并串转换器U23(74LS165)、三态门U24(74LS125)、与非门U25(74LS00)、或门U26(74LS32)、与门U27(74LS08)、或门U28(74LS32)、反相器U29(74LS04)和或门U30(74LS32)构成。6D触发器U22的输入D1-D6与微处理器U31相连，U22的输出端Q1连接并串转换器U23的SEK和A输入端，其输出端Q2、Q3、Q4、5对应连接到并串转换器U23相应的B、C、D、E端；U22的输入控制端连接微处理器U31的WR端。并串转换器U23时钟端接时隙电路反向器U10A的输入端，U23控制端INH接地，其同步端SH/CD与时隙电路U16的输出端连接，U23输出接三态门U24(74CS125)输入。三态门输出接发送中继模块U1控制总线输入1端。与非门U25(74LS00)的两输入端连接到时隙电路计数器U11的输出QA、QB端，其输出接或门U26(74LS32)的输入端2。或门U26的另一输入端连接时隙电路计数器U11的Qc输出端，上述或门输出连接与门U27(74LS08)输入端，与门U27的另一输入通过反向器U29(74LS04)连接到或门U26的1输入端，与门U27的输出连接或门U28的输入。或门U28的另一输入与或门U30输出端连接。或门U30一路输入连接时隙电路译码器U14的输出y1端；另一路输入连接到上述时隙电路译码器U15的输出y2端；或门U28的输出接三态门U24的控制端，同时接时隙转换电路与非门U32的输出端。上述电路把U1的控制总线输入1(CSTi1)的时隙17的位0-4插入欲发送的数据。
发送逻辑控制器的时隙转换电路由与非门U32(74LS01)、三态门U33(74LS125)构成，与非门U32的输入接数据复接电路的或门U28的输出端；另一输入接主控字写入电路或门U20的输出端。上述与非门U32的输出接三态门U33的控制端，三态门U33的输入端连接发送中继模块U1的控制总线输出端CSTO，三态门U33的输出接数据复接电路的输出三态门U24的输出端。上述电路把U1的控制总线输出端的相关时隙环回控制总线输入1。
发送逻辑控制器的第一路输入从其时隙电路的反向器U10A的输入端引出，连接到发送锁相环电路U4A的输出端。第二路输入从其时隙电路反向器U10B的输入端引出，连接到发送锁相环电路U7B的输出端。第三路输入从时隙转换电路三态门U33的输入端引出，与发送中继模块CSTO控制总线输出端连接。第四路输入由数据复接电路6D触发器U22的输入端5路信号引出，分别与微处理器U31的P1口相应数据口连接；其触发器时钟端与微处理器U31的写数据控制端WR连接。第五路输入是0输入，由主控字写入电路三态门U21的输入端引入。发送逻辑控制器的输出第一路由主控字写入电路并串转换器U17的输入引出，连接到发送中继模块U1的控制总线输入0端。第二路输出由数据复接电路三态门U24的输出引出，连接发送中继模块U1的控制总线输入1端。
接收逻辑控制器的时隙电路，主控字写入电路与发送逻辑控制器的时隙电路与主控字写入电路相同，它亦由时隙电路反向器U34A、U34；二进制记数器U35、U36；或非门U37、译码器U38、U39；反向器U40和主控字写入电路串并转换器U41、或门U42、反向器U43、或门U49、三态门U50组成，其接法也完全相同。上述电路把接收锁相环提供的同步时钟细化成各时隙节拍；把U2的控制总线输入0(CST10)的时隙15，31外时隙置00000000B，主控字1和2置为10110000B，时隙18的主控字3置为0。
接收逻辑控制器的数据复接电路由或门U44(74LS32)、反向器U45A、U45B(74LS04)、与门U46(74LS08)、串并转换器U47(74LS164)和八D触发器U48(74LS374)构成。其中或门U44的输入端一路接接收时隙电路译码器U38的输出Y1端；另一路接接收时隙电路译码器U39的Y2端。或门U44的输出一路通过反向器U45B接与门U46的输入端；另一路输出接八D触发器U48的时钟端。与门U46的另一路输入通过反向器U45A连接到锁相电路D触发器U6B的输出端，与门输出接串并转换器U47的时钟端。串并转换器U47的复位端接电源正极，其输入端A、B短接后接时隙转换器电路三态门U52的输入端。串并转换器U47的输出端QA、QB、QC、QD和QE分别对应连接到八路触发器U48的输入端D0-D4。八D触发器U48的输出端Q0、Q1、Q2、Q3、Q4分别对应连接到微处理器U31的P2口0-4端，其输入选通连接微处理器U31的RD端。上述电路把U2的控制总线输出(CSTO)的时隙17的位0-4数据发送给微处理器。
接收逻辑控制器的时隙转换电路由反向器U51(74LS04)、三态门U52(74LS125)构成。其中，反向器U51的输入端接数据复位器电路或门U49的输出端，反向器U51的输出端接三态门U52的控制端。三态门U52的输入端接数据复位电路U47的输入端A，上述三态门输出接接收中继模块U2控制总线输入1端。上述电路把U2的控制总线输出端的相关时隙环回控制总线输入1。
接收逻辑控制器的第一路输入由时隙电路反向器U34A的输入端引出，连接到接收锁相环电路U4B的输出端。第二路输入从其时隙电路另一反向器U34B的输入引出，连接到接收锁相环电路U9B的输出端。第三路输入从时隙转换电路三态门U52的输入端引出，连接接收中继模块U2的控制总线输出端。第四路输入由主控字写入电路三态门U50输入端引出接地。接收逻辑控制器的输出第一路由主控字写入电路并串转换器U41的输出QH引出，连接到接收中继模块U2的控制总线输入0端(CSTIO)。第二路输出由接收主控字写入电路的三态门U50和时隙转换电路三态门U52的输出引出，连接到接收中继模块U2的控制总线输入1端。第三路输出由数据复接电路的Q触发器U48的输出Q0-Q4端引出，连接到微处理器U31P2口的0-4数据端。
微处理器与时钟模块由微处理器集成块U31(型号为89C51)、复位电路和时钟晶体及相关电容、二极管、电阻构成。时钟晶体与电容C7、C8组成晶振网络接微处理器U31的X1、X2端。复位电路由二极管(IN4148)、电阻、电容组成RC网络与反向器U53组成，二极管正端接电源正极，负端接电解电容C9的正端，电解电容的负端接地，电阻R13与二极管并联连接。电解电容C9的正端接反向器U53的输入端，反向器输出接微处理器U31的复位端。微处理器U31的P1数据口的0-4端输出和写信号WR与发送逻辑控制器的数据复接电路相关电路相连接。其P2数据口0-4端和读信号RD与接受逻辑控制器的数据复接电路相关端口相连接。其P2端口的5-7端与速率开关模块相关位连接。微处理器U31的串行接口发送和接收端(TX和RX)与串行接口模块连接。
速率开关模块由八位拨码开关SM、八位排阻R14组成。开关的前三位与排阻的前三位并联，上述三端信号连接到微处理器U31的数据口的5、6、7位。用来决定串行口的通信速率。
RS232接口模块由232接口驱动集成块U54(TC232)、232接口接插座P0组成。232接口集成块的1和3端串接电解C10；4和5端串接电解C11；2端接电解C12和C14正极，C14的负极接电解C15的正极并接地；C15的负极接上述集成块U54的6端，C12的负极接上述集成块的16端，电源正极和电解C13的正极同时接上述集成块的16端，C13的负极接地。上述集成块U54信号输入的发送和接收端(TX和RX)分别与微处理器U31的232接口发送和接收端(TX和RX)连接。接口集成块U54信号输出的发送和接收端分别于RS232插座P0的2和3脚连接。
电源模块由-48v转换成+5v的直流到直流稳压块构成。
本实用新型接口机中，其W1口为发送方向入，W2口为发送方向出，W3口为接收方向入，W4为接收方向出。为了完成各PCM链路时隙0的空余Sn勤务比特发送和接收数据，本实用新型通过PCM中继模块MH89790B的相应控制线的特定时隙插入或提取数据。具体做法1、把发送和接受中继模块的DSTO端环回到DSTI端，使时隙1-31透明通过。2、把发送和接收中继模块的主控字1和2置为10110000B，CSTI0的时隙15，31外时隙置00000000B。3、把发送和接收中继块的时隙18的主控字3置为0。4、CST0的时隙0-16环回到CSTi1的时隙0-16；CST0的时隙19-31环回到CSTi1时隙19-31。5、在CSTi1的时隙17的位0-4插入欲发送的数据。6、在CST0时隙17的位0-4提取接受的数据。
其运维中心侧接口机工作过程如下上述接口机同有线调制解调器工作过程一样，电源一旦接通，中继线和数据终端接续好，便自动开始全双工通信，通信速率4800BPS可调。
数字程控交换机发送PCM模块发出的信号通过E1接口输出到接口机W1口进入接口机发送接口模块U1的输入端，发送中继模块分离出的帧信号和2M系统时钟信号经锁相环同步后环回相关端，同时提供给发送逻辑控制器，在U1数据接口短路线(DST1和DST0连接)的作用下，保证时隙0外的时隙都透明通过的同时，将发送逻辑控制器复接后的时隙0内容(上述控制器通过微处理器把232口将运维中心端传来的欲发送的数据添入上述时隙字节不用的空余位)一起经发送接口模块U1的W2口发送到光端机的输入E1口传向远端局。
运维中心的光端机送出的信号经W3口输入接收PCM模块，U2上述模块把帧信号和2M时钟信号经锁相环同步后环回相关端。在数据接口短路线作用下，接收逻辑控制器把复接后的时隙0和其它时隙经W4口传送到运维中心端数字程控交换机的同时，从控制线输出提取对端局传送过来的数据，经微处理器串行口传送到RS232接口模块，输出到运维中心数据终端。
另一远端侧接口机工作过程相同。从而实现不占用用户电话线路和PCM中继线路资源，也不对用户资源(程控机)产生任何影响，支持4800PBS的全双工异步数据通信，使通信成本大大降低的目标。
本实用新型中，发送锁相环电路和接收锁相环电路也可直接采用数字锁相环芯片U5’和U10’(型号为MT8941)；发送与接收逻辑控制器亦可采用接口控制芯片U7’，U12’(型号为MT8920B)，地址锁存器U6’与U11’(型号为74LS373)和地址译码器U8’与U13’(型号为74LS138)来完成，其具体连接如图3，微处理器U3’的P0口输出地址低8位D0-D7和地址允许端ALE分别连接地址锁存器U6’与U11’的输入D0-D7和选通/OE端，U3’的读写控制端RD和WR分别连接U9A与U14A的输入端；U9A与U14A的输出分别连接U7’与U12’的/OE端；地址锁存器U6’与U11’的LE端连接地。地址锁存器U6’的输出Q0-Q5连接接口控制芯片U7’的输入A0-A5，U6’输出Q6与Q7连接地址译码器U8’的输入C和B端，微处理器U3’的P1口输出地址高位P10连接U8’输入A端；其P11-P13高位输出连接U8’控制端E1-E3端。译码器U8’的输出Y0连接U7’的CS端。地址锁存器U11’的输出Q0-Q5连接接口控制芯片U12’的输入A0-A5，U11’输出Q6与Q7连接地址译码器U13’的输入A和B端，微处理器U3’的P1口输出地址高位P10连接U13’输入C端；其P11-P13高位输出连接U13’控制端E1-E3端。译码器U13’的输出Y0连接U12’的CS端。U7’的控制总线输入和输出CSTI1、CSTI0、CSTO与FOI端分别连接U1的对应端，其时钟信号C4连接U5’C4B端。U12’的控制总线输入和输出CSTI1、CSTI0、CSTO与FOI端分别连接U2的对应端，其时钟信号C4连接U10’C4B端。U5’和U10’的FOB，C8KB、C20分别连接U1和U2的FOI、E8K0、C2I端；晶振X1和X1’连接U5’和U10’的C16I端。其它连接关系不变，其功能完全相同。
本实用新型的发送与接收逻辑控制器可集成在一片MAX7064芯片中(即图中的U5”)，这样使电路大大简化，其具体连接关系不变(微处理器U31图中为U6”；RS232接口芯片U54图中为U7”)，如图4，其工作原理与性能和原发送与接收逻辑控制器完全相同。
权利要求1.一种PCM带内话外勤务通信接口机，其特征在于它由发送中继模块、接收中继模块、发送与接收锁相环、发送与接收逻辑控制器、微处理器及时钟、接口模块和速率选择开关组成，发送中继模块的E1输入口与电信局数字程控交换机的发送方向E1口相连，其输出E1口与电信局同端光端机的输入E1口相连，上述光端机的E1输出口与接收中继模块的E1输入口相连，接收中继模块的E1输出口与电信局同端数字程控交换机的接收方向E1输入口相连，发送中继模块和接收中继模块的帧脉冲及时钟同步信号分别通过发送和接收锁相环环回相关端，同时与发送和接收逻辑控制器的对应同步信号端相连，发送和接收逻辑控制器的数据接口与微处理器的数据端相连，发送和接收逻辑控制器的控制总线输入和输出端还与发送中继模块和接收中继模块的对应控制端相连，微处理器的串行输出口通过接口模块与电信局同端所连的数据终端相连，微处理器的输入口与速率选择开关相连。
2.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述发送中继模块由中继集成块U1、输入变压器T1、输出变压器T2及外围电阻、电容和电感构成，发送中继模块的输入E1接口从其输入变压器T1的初级引出，接电信局数字程控交换机的发送方向E1接口，发送中继模块的输出从U1的输出E1接口端引出，接电信局运维中心同端光端机的输入E1接口，发送中继模块的帧脉冲及各时钟信号输入和输出E20、E8K0、FOI、C2I端分别从U1的对应端引出接发送锁相环电路同步后环回相关端，发送中继模块的控制总线输入和输出CSTI1、CSTI0、CSTO端亦从U1的对应端引出接发送逻辑控制器，交替数据反向端ADI接地，发送中继模块U1的数据总线输入和输出端DST1和DST0用短路线连接；所述接收中继模块与发送中继模块的电路相同，它由中继集成块U2、输入变压器T3、输出变压器T4及外围电阻，电容和电感构成，接收中继模块输入从其输入变压器T3的初级引出接电信局同端光端机的信号发送E1口，接收中继模块的输出从U2的输出E1接口引出接电信局同端程控交换机的输入E1接口，接收中继模块的幀脉冲与各时钟信号输入和输出E20、E8K0、FOI、C2I端分别从U2的对应端引出接接收锁相环电路同步后环回相关端，接收中继模块的控制总线输入和输出CSTI1、CSTI0、CSTO端亦从U2的对应端引出接接收逻辑控制器，交替数据反向端ADI接地，接收中继模块U1的数据总线输入和输出端DST1和DST0用短路线连接。
3.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述发送锁相环电路由锁相环集成块U3及其滤波网络和整形同步电路构成，其中R7一端接地，另一端与U3的R1端相连，R8、R9和C4串接，C4的另一端接地，R8、R9的连接点与U3的VCOIN端相连，R8的另一端接U3的P2端，整形同步电路由反向器U6A、D触发器U4A、D触发器U7A、或门U8A、U8B和D触发器U7B构成。U3的CIN输入端与D触发器U4A的Q输出相连，/Q环回到D端、PR和L端接电源正极，U3的VCOUT输出端与反向器U6A的输入相连，同时与整形同步电路中D触发器U7B的时钟端相连，锁相电路中D触发器U4A的输出端Q同时还与整形同步电路中D触发器U7A的时钟端和U8B的输入端相连，整形同步电路U7A的/Q端连接到或门U8A的输入端，或门U8A的输出端连接到或门U8B的输入端，或门U8B的输出端连接到D触发器U7B的D输入端，触发器U7A、U7B、U9A、U9B的控制端PR与复位端L都接电源正极；接收锁相环电路与发送锁相环电路相同，它亦由锁相环集成块U5及其滤波网络电阻R10，R11，R12和电容C6和整形同步电路反相器U6B、D触发器U4B、D触发器U9A、或门U8C、U8D、D触发器U9B组成，其接法也完全相同；发送锁相环电路和接收锁相环电路的第一路输入分别从其U3和U5的信号输入端SIN引出，分别与发送中继模块和接收中继模块中U1、U2的2M时钟输出端E20相连；第二路输入分别从其整形同步电路U7A、U9A的输入端和U8A、U8C的输入端引出，分别与发送中继模块和接收中继模块中U1、U2的8KHz时钟输出端E8KO相连，发送锁相环和接收锁相环的第一路输出分别从其整形同步电路中D触发器U4A、U4B的输出端Q引出，分别与发送中继模块和接收中继模块中U1、U2的2M时钟输入端(C2I)相连；还分别与发送和接收逻辑控制器的对应与时钟信号端相连，发送锁相环和接收锁相环的第二路输出分别从其整形同步电路中D触发器U7B、U9B的输出端Q引出，分别与发送中继模块和接收中继模块中U1、U2的帧脉冲输入端F0I相连；还分别与发送和接收逻辑控制器的对应帧脉冲号端相连。
4.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述发送逻辑控制器由时隙电路、主控字写入电路、数据复接电路和时隙转换电路组成，其中时隙电路由反相器U10A、U10B、二进制计数U11、U12、译码器U14、译码器U15、或非门U13和反向器U16构成，U10A的输出分别与计数器U11的输入和或非门U13的输入相连，U1DB的输出分别与U11A和U12的清除端相连，U11A的QA、QB、QC输出端分别接或非门U13的对应输入端，同时又与数据复接电路U25、U26、U29的输入相连；U11的QD输出端接U12的输入A，同时又与译码器U14的输入A相连，U12的QA、QB输出端接译码器U14的B、C，U12的QC、QD输出端分别接译码器U15的输入端A、B，计数器U12的QC输出端同时又与主控字写入电路的输入端相连，译码器U14、U15的输出与数据复接电路和时隙电路相连，译码U14的控制端G1接电源正极，G2A、G2B接地，译码U15的G端接地；发送逻辑控制器的主控字写入电路由并串转换器U17、或门U18、反相器U19、或门U20和三态门U21构成，并串转换器U17的输入端E、F、H分别接电源正极；其输入端SER、A、B、C、D和G端接地，并串转换U17的时钟端与时隙电路反相器U10A的输入相接，并串转换器U17的输入控制端INH接或门U18的输出，或门U18的输入一路连接到时隙电路的译码器U14的Y7输出端；另一路通过反相U19连接到时隙电路计数器U12的QC输出端，并串转换器U17的同步端SH/CD连接反相器U16的输出，并串转换器U17的输出QH连接到发送中继模块U1的控制总线输入0端，或门U20的输入端分别连接时隙电路中译码器U14的Y1输出端和译码器U15的Y2输出端；其输出连接三态门U21的控制端，上述三态门U21的输入接地，输出连接到发送中继模块U1的控制总线输入1端；发送逻辑控制器的数据复接电路由6D触发器U22、并串转换器U23、三态门U24、与非门U25、或门U26、与门U27、或门U28、反相器U29和或门U30构成，6D触发器U22的输入D1-D6与微处理器U31相连，上述触发器输出端Q1连接并串转换器U23的SEK和A输入端，其输出端Q2、Q3、Q4、Q5对应连接到并串转换器U23相应的B、C、D、E端，U22输入控制端连接微处理器U31的WR端，并串转换器U23时钟端接时隙电路反向器U10A的输入端，U23控制端INH接地，其同步端SH/CD与时隙电路U16的输出端连接，上述转换器输出接三态门U24输入；三态门输出接发送中继模块U1控制总线输入1端，与非门U25的两输入端连接到发送逻辑控制器时隙电路计数器U11的输出QA、QB端，其输出接或门U26的输入端2，或门U26的另一输入端连接上述时隙电路计数器U11的Qc输出端，上述或门输出连接与门U27输入端，上述与门U27的另一输入通过反向器U29连接到或门U26的1输入端，与门U27的输出连接或门U28的输入，或门U28的另一输入与或门U30输出端连接，或门U30的一路输入连接时隙电路译码器U14的输出y1端；另一路输入连接到上述时隙电路译码器U15的输出y2端，或门U28的输出接三态门U24的控制端，同时接时隙转换电路的输入端；发送逻辑控制器的时隙转换电路由由与非门U32、三态门U33构成，与非门U32的输入接数据复接电路的或门U28的输出端；另一输入接主控字写入电路或门U20的输出端，上述与非门U32的输出接三态门U33的控制端，三态门U33的输入端连接发送中继模块U1的控制总线输出端CSTO，三态门U33的输出接数据复接电路的输出三态门U24的输出端；发送逻辑控制器的第一路输入从其时隙电路的反向器U10A的输入端引出，连接到发送锁相环电路U4A的输出端，第二路输入从其时隙电路反向器U10B的输入端引出，连接到发送锁相环电路U7B的输出端，第三路输入从时隙转换电路三态门U33的输入端引出，与发送中继模块CSTO控制总线输出端连接，第四路输入由数据复接电路6D触发器U22的输入端5路信号引出，分别与微处理器U31的P1口相应数据口连接；其触发器时钟端与微处理器U31的写数据控制端WR连接，第五路输入是0输入，由主控字写入电路三态门U21的输入端引入，发送逻辑控制器的输出第一路由主控字写入电路并串转换器U17的输入引出，连接到发送中继模块U1的控制总线输入0端，第二路输出由数据复接电路三态门U24的输出引出，连接发送中继模块U1的控制总线输入1端。
5.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述接收逻辑控制器的时隙电路，主控字写入电路与发送逻辑控制器的时隙电路与主控字写入电路相同，它亦由时隙电路反向器U34A、U34B；二进制记数器U35、U36、或非门U37、译码器U38、U39、反向器U40和主控字写入电路串并转换器U41、或门U42、反向器U43、或门U49、三态门U50组成组成，其接法也完全相同； 接收逻辑控制器的数据复接电路由或门U44、反向器U45A、U45B、与门U46、串并转换器U47和八D触发器U48构成，其中或门U44的输入端一路接接受时隙电路译码器U38的输出Y1端；另一路接接收时隙电路译码器U39的Y2端，或门U44的输出一路通过反向器U45B接与门U46的输入端；另一路输出接八D触发器U48的时钟端，与门U46的另一路输入通过反向器U45A连接到时隙电路反向器U4A的输入端，与门输出接串并转换器U47的时钟端，U47的复位端接电源正极，其输入端A、B短接后接时隙转换器电路三态门U52的输入端，串并转换器U47的输出端QA、QB、QC、QD和QE分别对应连接到八路触发器U48的输入端D0-D4，U48的输出端Q0、Q1、Q2、Q3、Q4分别对应连接到微处理器U31的P2口0-4端，其输入选通连接微处理器U31的RD端，接收逻辑控制器的时隙转换电路由反向器U51、三态门U52构成，其中，反向器U51的输入端接数据复位器电路或门U49的输出端，反向器U51的输出端接三态门U52的控制端，三态门U52的输入端接数据复位电路U47的输入端A，上述三态门输出接接收中继模块U2控制总线输出1端；接收逻辑控制器的第一路输入由时隙电路反向器U34A的输入端引出，连接到接收锁相环电路U4B的输出端，第二路输入有时隙电路另一反向器U34B的输入引出，连接到接收锁相环电路U9B的输出端，第三路输入从时隙转换电路三态门U52的输入端引出，连接接受中继模块U2的控制总线输出端，第四路输入由主控字写入电路三态门U50输入端引出接地，接收逻辑控制器的输出第一路由主控字写入电路并串转换器U41的输出QH引出，连接到接收中继模块U2的控制总线入0端，第二路输出由接收主控字写入电路的三态门U50和时隙转换电路三态门U52的输出引出，连接到接收中继模块U2的控制总线输入1端，第三路输出由数据复接电路的Q触发器U48的输出Q0-Q4端引出，连接到微处理器U31P2口的0-4数据端。
6.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述微处理器与时钟模块由微处理器集成块U31复位电路和时钟晶体及相关电容、二极管、电阻构成，时钟晶体与电容C7、C8组成晶振网络接微处理器U31的X1、X2端，复位电路由二极管、电阻、电容组成RC网络与反向器U53组成，二极管正端接电源正极，负端接电解电容C9的正端，电解电容C9的负端接地，电阻与二极管并联连接，电解电容C9的正端接反向器U53的输入端，反向器输出接微处理器U31的复位端，微处理器U31的P1数据口的0-4端输出和写信号WR与发送逻辑控制器的数据复接电路相关电路相连接，其P2数据口0-4端和读信号RD与接受逻辑控制器的数据复接电路相关端口相连接，其P2端口的5-7端与速率开关模块相关位连接，微处理器U31的串行接口发送和接收端TX和RX与串行接口模块连接。
7.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述速率开关模块由八位拨码开关SM、八位排阻R14组成。开关的前三位与排阻的前三位并联，上述三端信号连接到微处理器U31的数据口的5、6、7位用来决定串行口的通信速率。
8.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于本实用新型中，发送锁相环电路和接收锁相环电路也可直接采用数字锁相环芯片U5’和U10’，型号为MT8941；发送与接收逻辑控制器亦可采用接口控制芯片U7’，U12’，型号为MT8920B，地址锁存器U6’与U11’，型号为74LS373和地址译码器U8’与U13’型号为74LS138来完成，其具体连接如图3，微处理器U3’的P0口输出地址低8位D0-D7和地址允许端ALE分别连接地址锁存器U6’与U11’的输入D0-D7和选通/OE端，U3’的读写控制端RD和WR分别连接U9A与U14A的输入端；U9A与U14A的输出分别连接U7’与U12’的/OE端；地址锁存器U6’与U11’的LE端连接地，地址锁存器U6’的输出Q0-Q5连接接口控制芯片U7’的输入A0-A5，U6’输出Q6与Q7连接地址译码器U8’的输入C和B端，微处理器U3’的P1口输出地址高位P10连接U8’输入A端；其P11-P13高位输出连接U8’控制端E1-E3端。译码器U8’的输出Y0连接U7’的CS端，地址锁存器U11’的输出Q0-Q5连接接口控制芯片U12’的输入A0-A5，U11’输出Q6与Q7连接地址译码器U13’的输入A和B端，微处理器U3’的P1口输出地址高位P10连接U13’输入C端；其P11-P13高位输出连接U13’控制端E1-E3端，译码器U13’的输出Y0连接U12’的CS端。U7’的控制总线输入和输出CSTI1、CSTI0、CSTO与FOI端分别连接U1的对应端，其时钟信号C4连接U5’C4B端。U12’的控制总线输入和输出CSTI1、CSTI0、CSTO与FOI端分别连接U2的对应端，其时钟信号C4连接U10’的C4B端。U5’和U10’的FOB，C8KB、C20分别连接U1和U2的FOI、E8K0、C2I端；晶振X1和X1’连接U5’和U10’的C16I端。其它连接关系不变，其功能完全相同。
9.按权利要求1所述的PCM带内话外勤务通信接口机，其特征在于所述本实用新型的发送与接收逻辑控制器可集成在MAX7064芯片中，使电路大大简化，其具体连接关系不变，其功能与性能和发送与接收逻辑控制器完全相同。
专利摘要本实用新型涉及一种电信脉码调制设备上所用的通信接口机,其发送中继模块的E1输入口与电信局数字程控交换机的发送方向E1口相连,其输出与电信局同端光端机的输入E1口相连,上述光端机E1口的输出与接收中继模块的E1输入口相连,接收中继模块的E1输出与电信局同端数字程控交换机的接收方向E1输入口相连,发送中继模块和接收中继模块的同步信号端与发送和接收逻辑控制器的对应同步信号端相连,发送和接收逻辑控制器的数据接口与微处理器的数据端相连,发送和接收逻辑控制器的另外控制端还与发送中继模块和接收中继模块的对应控制总线输入与输出端和各时钟信号端相连,微处理器的串行口通过接口模块与电信局同端所连的数据终端相连,微处理器的输入口与速率选择开关相连。
文档编号H04B3/46GK2381068SQ9922880
公开日2000年5月31日 申请日期1999年7月5日 优先权日1999年7月5日
发明者陈晓华 申请人:陈晓华