用于图像传感器的基于tdc的高速列级adc的制作方法
【技术领域】
[0001] 本发明属电学领域，涉及一种模数转换，尤其涉及一种在图像传感器中应用的列 级ADC的实现。具体讲，涉及用于图像传感器的基于TDC的高速列级ADC 技术背景
[0002] 随着数码技术、半导体制造技术的迅速发展，CMOS图像传感器（CIS)成为当前以 及未来市场关注的对象。目前，应用在CMOS图像传感器中的模数转换器（ADC)主要有三种 架构：芯片级、像素级和列并行级。芯片级ADC将一个ADC用于整个像素阵列，因此，必须 要求ADC具有非常高的速度，从而达到一个高的帧速率。像素级ADC是在每一个像素中都 放置一个ADC，从而达到极高的帧速率，但是这是以消耗硅片面积和功耗为代价的。阵列级 ADC是每一列用一个ADC转换，从而在功耗、帧速率、娃片面积、填充因子中达到一个很好的 折中。因此，阵列级ADC在图像传感器中有着广泛的应用。
[0003] 由于阵列级架构具有并行处理的很多优点，对A/D转换器速度要求不高，因此降 低了芯片的功耗和设计难度，但是列级A/D转换器也面临着以下挑战：
[0004] (一）列级A/D转换器在芯片面积，尤其是列宽上，受限于像素尺寸。因此，列级 ADC的设计必须在满足列宽指标要求的情况下，版图面积应尽可能的小。
[0005] (二）列级A/D转换器中列与列之间的不匹配会引入列级固定模式噪声。因此，为 了提高精度还需尽量减小失配造成的影响。
[0006] 现有的列级ADC中常见的实现方式有：逐次逼近ADC(SAR ADC)、循环ADC(Cyclic ADC)和单斜ADC(SS ADC)。对于大像素阵列的CIS，每列SAR ADC处理电路中都需要引入 一个DAC，以致芯片面积较大。Cyclic ADC虽然在转换速率和面积上优于SAR ADC，但每列 转换电路中都需引入一个高速运算放大器，导致了功耗和列级间失配的增加。SS ADC通过 共用斜坡发生器，每列只需要一个比较器和一个计数器进行数据处理，因此设计简单、功耗 低、每列版图面积小且易于实现。此外，单斜ADC相对简单地确保列级间的一致性，电路中 只有比较器需要补偿，并可通过自动补偿技术完成。因此，单斜ADC被广泛应用于列级架构 的CIS中。
[0007] 对于N位精度的模数转换，逐次逼近ADC和循环ADC只需要N个周期即可完成，而 单斜ADC需要2N个周期完成。可见，随着转换精度的提高，转换时间呈指数趋势增长，这极 大地限制了 CMOS图像传感器的读出速率。因此，在传统单斜ADC的基础上提高转换速率， 以更好地适用于列级架构的CIS，是十分有必要的。
【发明内容】
[0008] 为克服现有技术的不足，本发明旨在针对大像素阵列或高扫描速度的CIS，在不大 幅度增加面积和功耗的条件下，减小列级单斜ADC的转换时间。为此，本发明采取的技术 方案是，用于图像传感器的基于TDC的高速列级ADC，由一个锁相环电路PLL、一个门控环 形振荡器GR0、两个反相器、一个与门电路、两个D触发器、一个计数器、一个延迟锁相环电 路DLL、一条游标延迟链VDL和一个码值运算器组成；代表时间间隔Tin开始的Start信号 输入到门控环形振荡器GRO,门控环形振荡器GRO的输出经第一反相器为计数器提供计数 时钟Clk，代表时间间隔Tin终止的Stop信号经第二反相器后与代表时间间隔Tin开始的 Start信号共同经过与门电路输出到计数器的使能端；计数器输出到码值运算器；第一个D 触发器的D端接电源正极，代表时间间隔Tin终止的Stop输入到第一个D触发器从而在该 触发器的Q端形成作为VDL所要量化时间间隔的起始信号，代表时间间隔Tin终止的Stop 还输入到第二个D触发器的D端，门控环形振荡器GRO的输出也输出到第二个D触发器并 在第二个D触发器的Q端形成作为VDL所要量化时间间隔的终止信号；锁相环电路PLL输 出到门控环形振荡器GR0 ;锁相环电路PLL还通过延迟锁相环电路DLL输出到游标延迟链 VDL〇
[0009] 细量化中VDL的结构为，由数个D触发器和两条延迟时间不同的延迟链组成，其中 一条延迟链采用电压控制，通过控制电压Vc来稳定延迟单元延迟时间的大小，每个延迟单 元对应连接到Q触发器的D端；VDL所要量化时间间隔的起始信号连接到第一个Q触发器 的D端；另一条延迟链则由具有固定延迟时间的缓冲单元构成，VDL所要量化时间间隔的终 止信号连接到第一个Q触发器，缓冲单元也对应连接到Q触发器；两条延迟链的延迟时间分 别为TS和Tf，则固定的延迟差值A T为Tslow-Tfast，即为TDC的分辨率。
[0010] 游标卡尺延迟线中，除了两个输入脉冲信号，即代表时间间隔Tin开始的Start信 号和代表时间间隔Tin终止的Stop信号，在转换过程中还需产生三个控制信号：Count er_ enable信号、ST1和ST2信号；其中，Counter_enable信号是将Start和Stop信号进行与 操作而产生的计数器使能控制信号，ST1信号是Stop信号到达时通过D触发器DFF1产生 的用来作为VDL所要量化时间间隔的起始信号，ST2信号则是Stop信号与其之后的下一个 时钟上升沿通过D触发器DFF2产生的，并用来作为VDL所要量化时间间隔的终止信号。
[0011] 与已有技术相比，本发明的技术特点与效果：
[0012] N位列级ADC中，其中TDC的粗量化位数为Nc，细量化位数为Nf。
[0013] 与传统单斜ADC的速度比较：
[0014] 传统单斜ADC的速度：2n ?Tm
[0015] 本发明提出的ADC的速度：
[0016]
【主权项】
1. 一种用于图像传感器的基于TDC的高速列级ADC，其特征是，由一个锁相环电路PLL、 一个门控环形振荡器GRO、两个反相器、一个与门电路、两个D触发器、一个计数器、一个延 迟锁相环电路DLL、一条游标延迟链VDL和一个码值运算器组成；代表时间间隔Tin开始的 Start信号输入到门控环形振荡器GRO,门控环形振荡器GRO的输出经第一反相器为计数 器提供计数时钟Clk，代表时间间隔Tin终止的Stop信号经第二反相器后与代表时间间隔 Tin开始的Start信号共同经过与门电路输出到计数器的使能端；计数器输出到码值运算 器；第一个D触发器的D端接电源正极，代表时间间隔Tin终止的Stop输入到第一个D触 发器从而在该触发器的Q端形成作为VDL所要量化时间间隔的起始信号，代表时间间隔Tin 终止的Stop还输入到第二个D触发器的D端，门控环形振荡器GRO的输出也输出到第二个 D触发器并在第二个D触发器的Q端形成作为VDL所要量化时间间隔的终止信号；锁相环 电路PLL输出到门控环形振荡器GRO ;锁相环电路PLL还通过延迟锁相环电路DLL输出到 游标延迟链VDL。
2. 如权利要求1所述的用于图像传感器的基于TDC的高速列级ADC，其特征是，细量化 中VDL的结构为，由数个D触发器和两条延迟时间不同的延迟链组成，其中一条延迟链采用 电压控制，通过控制电压Vc来稳定延迟单元延迟时间的大小，每个延迟单元对应连接到Q 触发器的D端；VDL所要量化时间间隔的起始信号连接到第一个Q触发器的D端；另一条延 迟链则由具有固定延迟时间的缓冲单元构成，VDL所要量化时间间隔的终止信号连接到第 一个Q触发器，缓冲单元也对应连接到Q触发器；两条延迟链的延迟时间分别为Ts和τ?·， 则固定的延迟差值Λ τ为τ81〇￥-τ fast，即为TDC的分辨率。
3. 如权利要求1所述的用于图像传感器的基于TDC的高速列级ADC，其特征是，游标卡 尺延迟线中，除了两个输入脉冲信号，即代表时间间隔Tin开始的Start信号和代表时间间 隔Tin终止的Stop信号，在转换过程中还需产生三个控制信号：Counter_enable信号、STl 和ST2信号；其中，Counter_enable信号是将Start和Stop信号进行与操作而产生的计数 器使能控制信号，STl信号是Stop信号到达时通过D触发器DFFl产生的用来作为VDL所 要量化时间间隔的起始信号，ST2信号则是Stop信号与其之后的下一个时钟上升沿通过D 触发器DFF2产生的，并用来作为VDL所要量化时间间隔的终止信号。
【专利摘要】本发明属模数转换电路领域，针对大像素阵列或高扫描速度的CIS，在不大幅度增加面积和功耗的条件下，减小列级单斜ADC的转换时间。为此，本发明采取的技术方案是，用于图像传感器的基于TDC的高速列级ADC，由一个锁相环电路PLL、一个门控环形振荡器GRO、两个反相器、一个与门电路、两个D触发器、一个计数器、一个延迟锁相环电路DLL、一条游标延迟链VDL和一个码值运算器组成。本发明主要应用于模数转换装置。
【IPC分类】H04N1-031, H04N5-378, H04N5-3745
【公开号】CN104539856
【申请号】CN201410813630
【发明人】徐江涛, 于婧, 聂凯明, 高静, 高志远, 史再峰, 姚素英
【申请人】天津大学
【公开日】2015年4月22日
【申请日】2014年12月23日