一种高速采样低速处理系统及方法
【技术领域】
[0001]本发明涉及直放站中一种高速采样低速处理系统及方法，达到高速采样低速处理的目的。本发明的一个典型应用就是在LTE 60M带宽的直放站中，这时信号采样率高达200MHz以上，如果不进行将速率处理，则FPGA芯片选择中端及高端，大大增加设备的制造成本。
【背景技术】
[0002]随着无线通信的发展，通信信号的带宽越来越大，直放站成为移动通信信号覆盖系统的重要组成部分，前端模数转换(ADC)采样率越来越高。这使得信号处理的时钟越来越高，在FPGA器件速度等级选择也越来高，特比是LTE较宽频带的直放站中，这必然导致设备制造成本提升，这不利于设备的制造与推广。
【发明内容】
[0003]为了在低端FPGA器件中也能做LTE 60M及以上带宽的直放站，本发明提出了一种高速采样低速处理系统及方法。
[0004]一种高速采样低速处理系统，其特征在于:包括模数转换单元(ADC)，LVDS并串转换单元，数字混频单元，数字控制振荡器(NCO)单元，有限脉冲响应滤波器(FIR)单元；模数转换器(ADC)单元、LVDS并串转换单元、数字混频单元、有限脉冲响应滤波器(FIR)单元依次连接，数字控制振荡器(NCO)单元与数字混频单元连接。各个单元的连接及工作原理为:直放站射频前端将射频信号混频成中频信号，将中频信号的频率设置为模数转换单元(ADC)采样频率的3/4倍，中频信号进入模数转换器(ADC)，经过模数转换单元(ADC)采样后，采样信号的第一奈特思维区频率为采样频率的1/4倍。将模拟信号转换为数字信号后再进入LVDS并串转换单元，经过FPGA的LVDS串并转换接口，LVDS并串转换单元将高速的采样数字信号转换为两路低速的并行采样信号，两路低速采样信号分别与频率为模数转换单元(ADC)采样频率1/4倍的数字控制振荡器(NCO)进行混频，采样信号变成基带信号。频率为A/D采样频率1/4倍的数字控制振荡器(NCO)正弦路是以0，+1,0, -1为基础进行周期输出余弦路是以+1，0，-1，0为基础进行周期输出，经过混频后，I路和Q路数据必有一半为0，对信号无贡献，可以不参与滤波器，而不为零的另一半数据进入有限脉冲响应滤波器(FIR)单元，滤波后信号的数率降低了一半，到达降低处理频率的目的。
[0005]一种高速采样低速处理方法，具体步骤如下:
[0006]步骤一:射频接收前端将模拟信号进行模拟混频到中频，中频信号的频率设置为模数转换单元(ADC)采样频率的3/4倍，进入模数转换单元(ADC)进行采样，经过模数转换器(ADC)采样后，得到的高速的采样数字信号的频率变成模数转换器(ADC)采样速率的1/4倍。
[0007]步骤二:用FPGA的LVDS接口将步骤I得到的高速的采样数字信号进行串并转化，将高速采样数字信号转化成两路低速的并行数字信号，每路信号速率变成原来的一半。
[0008]步骤三:将两路低速的并行数字信号分别与频率为模数转换单元(ADC)采样频率1/4倍的数字控制振荡器混频，而频率为模数转换单元(ADC)采样频率1/4倍的数字控制振荡器输出的数据正弦路是以0，+1，0，-1为基础进行周期输出，余弦路是以+1，0，-1，0为基础进行周期输出，将NCO数据和ADC采样的原始数据相乘，使得相乘后的数据有一半为0，对数据的滤波是无贡献，可以舍弃，即，混频后，I路和Q路(I和Q代表正交调制的实部和虚部)数据有一半为O。
[0009]步骤四:对混频后的不为O的一半数字信号进行滤波，得到基带的1、Q信号，同时信号的采样数率也降低一半，达到了降低处理信号处理速度的目的；具体过程为:步骤三得到四路信号，分别为1(!、In Qd、Q1Gp In Qd、Q1为和正交调制的实部和虚部经过串并转换后分别两路数据)，由于I1路为0，对滤波无贡献，所以设置滤波器系数时去I i所对应的滤波器系数，留下Itl对应的滤波器系数Atl路的数据为0，设置滤波器系数时将Q C1对应的滤波器系数去掉^和IC1的采样数率只有原来A/D采样数率的一半，即滤波器输出数据数率为ADC采样速率的一半。
[0010]与现有技术相比，本发明的优点和有益效果:
[0011]通过本发明，从模数转换单元(ADC)输入的数字信号数率到数字混频器单元的输出，数字信号的数率降低一半。即使模数转换单元(ADC)采样数率在200M以上，经过该装置将采样数率降低一半后，信号数率只有100M左右，在宽带的LTE直放站也可以采样低端的FPGA实现，从而降低了宽带LTE直放站的制造成本。
【附图说明】
[0012]图1为本发明的原理构架图。
【具体实施方式】
[0013]参考图1，本发明提出了一种高速采样低速处理系统及方法，系统包括前端模数转换器(ADC)、LVDS接口串并转换器、混频器、数字控制振荡器(NCO);模数转换器(ADC)单元、LVDS并串转换单元、数字混频单元、有限脉冲响应滤波器(FIR)单元依次连接，数字控制振荡器(NCO)单元与数字混频单元连接；。前端模数转换器(ADC)采样信号经过LVDS接口串并转换器，将高速的采样数据转换为两路低速的并且数据，经过与频率为采样频率1/4倍的NCO进行数字混频，将采样的数字信号变成基带信号。NCO输出数据的正弦路是以0，+1，0，-1为基础进行周期输出，余弦路是以+1，0，-1，O为基础进行周期输出，混频后I路信号的Itl数据为零，Q路信号的Q i路为0，为O的数据对滤波为贡献，可以进行舍弃，这样原数据只有I1路和Q ο路有用，而I i路和Q ο路数据的速率为ADC采样数率的一半，为低端FPGA可以处理范围。
[0014]本发明方法的主要流程:
[0015]步骤1:射频接收前端将信号的中频频率变成模数转换器(ADC)采样频率的3/4倍。
[0016]步骤2:对模拟信号进行模数转换器(ADC)转换，将模拟信号转换为高速的数字信号，经过FPGA的LVDS接口并串转换将高速的串行数字信号转换为两路低速的并行信号。
[0017]步骤3:对并行的信号进行混频，信号乘以频率为采样频率1/4倍的数字控制振荡器(NCO)，NCO输出数据的正弦路是以0，+1,0, -1为基础进行周期输出余弦路余弦路是以+1，0，-1，0为基础进行周期输出混频后I路数据的I1为零，Q路数据的Q C1SO,为O的数据对滤波为贡献，可以舍弃，而Itl路和Q:路数据的速率为ADC采样数率的一半，为低端FPGA可以处理范围。
[0018]步骤4:对混频后的数据进行FIR滤波，由于I路数据的I1S 0，Q路数据Q。为0，对信号的滤波无贡献，进行舍弃。滤波是把I路数据中Itl进入FIR滤波器，FIR滤波器的系数在一个完整的滤波器系数的基础上去掉I1对应的系数；Q路数据的Q i进入FIR滤波器，FIR滤波器的系数在一个完整的滤波器系数的基础上去Qtl对应的系数，滤波输出为基带采样信号，同时输出的信号的采样数率为原来的一半，达到降低信号采样数率的目的。
【主权项】
1.一种高速采样低速处理系统，其特征在于:包括模数转换器(ADC)单元、LVDS并串转换单元、数字混频单元、有限脉冲响应滤波器(FIR)单元，数字控制振荡器(NCO)单元；模数转换器(ADC)单元、LVDS并串转换单元、数字混频单元、有限脉冲响应滤波器(FIR)单元依次连接，数字控制振荡器(NCO)单元与数字混频单元连接； 中频信号进入模数转换器(ADC)，将模拟信号转换为数字信号进入LVDS并串转换单元，LVDS并串转换单元将高速采样数字信号转换为两路低速采样信号，两路低速采样信号分别与频率为模数转换器(ADC)采样速率1/4倍的数字控制振荡器(NCO)进行混频，该数字控制振荡器(NCO)输出正弦数据以0，+1，0，-1为基础进行周期输出；余弦路以+1，0，-1，O为基础进行周期输出，混频后有一半数据为零，对信号滤波无贡献，不进行滤波，而不为零的另一半数据进入有限脉冲响应滤波器(FIR)单元，滤波后信号的数率降低了一半，从而降低处理信号的速率。2.一种高速采样低速处理方法，其特征在于:包括以下步骤， 步骤一、射频接收前端将模拟信号进行模拟混频到中频，中频信号的频率设置为模数转换器(ADC)采样速率的3/4倍，进入模数转换单元(ADC)进行采样，经过模数转换器(ADC)采样后，得到的高速的采样数字信号的频率变成模数转换器(ADC)采样速率的1/4倍； 步骤二、用LVDS接口将步骤I得到的高速的采样数字信号进行串并转化，每路信号速率变成原来的一半，转换为两路低速的并行的数字信号； 步骤三、将两路低速的并行的数字信号分别与频率为模数转换器(ADC)采样速率1/4倍的数字控制振荡器(NCO)进行混频，混频后，I路和Q路数据有一半为O ; 步骤四、将不为O的一半数据进行滤波，得到基带的1、Q信号，同时信号的采样数率也降低一半，达到了降低处理信号处理速度的目的。
【专利摘要】本发明涉及直放站中一种高速采样低速处理系统及方法。本发明的典型应用是在带宽较大的LTE直放站中，把高速采样速率转换为低速采样速率，使超宽带的信号也能在低成本的FPGA上处理，降低设备成本。首先将设备中频信号频率设置为采样率的3/4倍，进行模数转换器（ADC）采样。在模数转换器（ADC）采样的输出端，连接FPGA的LVDS接口，该接口能将高速的采样数据进行串并转换，转换为两路低速的采样信号，之后对信号进行数字下变频。进行数字下变频时，需用一个频率为模数转换器（ADC）采样频率1/4的倍NCO相乘，混频后I路和Q路数据有一半为0；将不为0的一半数据进行滤波，得到基带的I、Q信号，同时信号的采样数率也降低一半，从而达到降低信号速率的目的。
【IPC分类】H04B1/58, H04B7/155, H04B1/40
【公开号】CN104954061
【申请号】CN201510262293
【发明人】孙联超, 陈劲松, 艾锋, 祁中洋
【申请人】武汉虹信通信技术有限责任公司
【公开日】2015年9月30日
【申请日】2015年5月21日