一种基于射频捷变收发器的软件无线电平台的制作方法
【专利摘要】本发明公开一种基于射频捷变收发器的软件无线电平台，属于无线电通信技术领域，该平台包括射频部分、数字信号处理模块、主控单元和电源模块，以射频捷变收发器为基础，配合基带信号处理芯片，可以开发出满足目前大部分无线应用的产品。本发明以射频捷变收发器作为系统的主芯片，配合FPGA完成硬件平台的搭建，使软件无线电系统能够得到最大程度的系统处理能力，更多地通过软件编程的方式来实现各种功能，提高了硬件系统的通用性与可扩展性，节约设计成本，覆盖频率在70MHz～6GHz。
【专利说明】
一种基于射频捷变收发器的软件无线电平台
技术领域
[0001] 本发明属于无线电通信技术领域，尤其是一种基于射频捷变收发器的软件无线电 平台。
【背景技术】
[0002] 随着时代的进步，各类通信网的系统结构和实现技术总在不断发展更新，但人们 总希望可以有一个能够兼容多种频段、调制方式、信道多址方式的硬件平台，来确保不同通 信系统间的无缝连接。软件无线电，通过软件编程的手段来完成系统通信的技术手段，是解 决通信系统间连接问题最佳的方案。近年来，软件无线电的技术在卫星移动通信、陆地移动 卫星和全球通信上面得到了广泛的应用，成为数字移动通信中解决多种多平台、多标准的 系统间通信最佳实现方案。因此，对软件无线电系统的研究具有了更加深远的理论意义和 更为迫切的价值需求。
[0003] 传统的射频收发器硬件架构由分立的1^、1^從、￥64^0(：/^(：、1〇调制器和射频 频综等芯片组成射频收发链路，体积大、功耗大、电路繁杂。
【发明内容】
[0004] 本发明提出了一种基于射频捷变收发器的软件无线电平台，分立器件较少，功耗 极低，覆盖频段广，射频性能优异。
[0005] 本发明的技术方案是这样实现的：
[0006] -种基于射频捷变收发器的软件无线电平台，该平台包括射频部分、数字信号处 理模块、主控单元和电源模块，所述射频部分包括第一射频收发器和第二射频收发器，所述 第一射频收发器和第二射频收发器均通过数字接口与所述数字信号处理模块连接，所述数 字信号处理模块与所述主控单元双向连接，所述第一射频收发器设有第一输入端和第一输 出端，所述第二射频收发器设有第二输入端和第二输出端，所述第一射频收发器和第二射 频收发器分别连接有稳压器。
[0007] 作为优选，所述第一射频收发器和第二射频收发器均选用ADI公司的AD936X系列 或AD937X系列的射频捷变收发器或Lime公司的LMS7002射频收发器或MAXIM公司的 MAX5280/5281系列射频收发器。
[0008] 作为优选，所述数字信号处理模块采用Altera公司的FPGA或)(linx公司的FPGA或 Lattice公司的FPGA，所述FPGA连接有闪存FLASH和加密芯片。
[0009] 作为优选，所述加密芯片选用DALLAS公司的DS28E01，所述DS28E01加密芯片采用 1 -wire总线串行传送数据，节省所述FPGA的I/O管脚占用。
[0010]作为优选，所述主控单元选用意法半导体公司的STM32系列通用微控单元。
[0011]作为优选，该平台还包括时钟模块，所述时钟模块与所述第一射频收发器、所述第 二射频收发器和所述数字信号处理模块相连，用以提供本地振荡，进行时钟同步。
[0012]作为优选，所述时钟模块为低抖动多路时钟发生器电路。
[0013] 作为优选，所述稳压器选用高电源抑制比和低噪声的低压差线性稳压器。
[0014] 作为优选，所述第二输入端和第一输出端传输信号的缺省频率为2 . 14GΗz 土 30MHz，所述第一输入端和第二输出端传输信号的缺省频率为1.95GHz ± 30MHz，缺省频率与 带宽可以通过软件编程的方式变更。
[0015] 作为优选，所述电源模块为DC/DC转换器。
[0016] 本发明通过提供一种基于射频捷变收发器的软件无线电平台，其有益效果在于， 以FPGA作为系统的主芯片，配合射频捷变收发器完成硬件平台的搭建，使软件无线电系统 能够得到最大程度的系统处理能力，并更多的利用软件来实现通信功能，提高了硬件系统 的通用性与可扩展性，节约设计成本，覆盖频率在70MHz~6GHz。
【附图说明】
[0017] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 以根据这些附图获得其他的附图。
[0018] 图1为本发明无线电平台的硬件框架示意图；
[0019] 图2为本发明无线电平台测试组网图；
[0020] 图3为频谱仪中NC0数据送至TX通道的数据曲线图；
[0021] 图4为测试一在2140MHz情况下的测试曲线图；
[0022] 图5为测试一在1950MHz情况下的测试曲线图；
[0023]图6为测试二在2140MHz接收信号的测试曲线图；
[0024] 图7为测试三中CW直通模式，L0泄露与IQ Imbalance镜像表现曲线图；
[0025] 图8为测试四中L0泄露与IQ Imbalance镜像表现曲线图；
[0026] 图9为测试五中L0泄露与IQ Imbalance镜像表现曲线图。
【具体实施方式】
[0027] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0028] 如图1所示的一种基于射频捷变收发器的软件无线电平台，该平台包括射频部分、 数字信号处理模块、主控单元和电源模块。其中射频部门包括第一射频收发器和第二射频 收发器，第一射频收发器和第二射频收发器均通过数字接口与数字信号处理模块连接，第 一射频收发器和第二射频收发器分别连接有低压差线性稳压器，时钟模块与第一射频收发 器、第二射频收发器和数字信号处理模块相连，用以提供本地振荡，进行时钟同步。本实施 例中第一射频收发器和第二射频收发器选用ADI公司的AD9361射频捷变收发器，具有最高 的集成度，最低的功耗和最大的灵活性，支持200KHz-56MHz的带宽以及70MHz到6GHz的RF接 收发射频率范围，该芯片集成了 LNA、Mixer、放大器和IQ调制器等RF前端、ADC和DAC电路，单 一芯片可以完成1T1R或者2T2R通道的射频及中频处理，提供零中频的数据流给FPGA、DSP或 者其他的基带芯片。数字信号处理模块采用Altera公司的Cyclone V系列FPGA，具有丰富的 DSP与Logic资源，同时兼容其A5/A7和A9，方便客户根据具体项目情况进行选择。FPGA外部 连接有闪存FLASH和DS28E01加密芯片，DS28E01加密芯片采用Ι-wire总线串行传送数据，节 省FPGA的I/O管脚占用。主控单元选用意法半导体公司的STM32系列通用微控单元，来实现 监控和网管功能。电源模块为DC/DC转换器，将外部供电的直流电转换为平台内部芯片所需 的直流电压。
[0029] 本实施例中在第一射频收发器设有第一输入端和第一输出端，第二射频收发器设 有第二输入端和第二输出端，构成两收两发的架构，每一个射频收发器AD9361集成了双收 双发的射频架构(本板卡只利用了芯片的第二个射频收发通道），几乎不需要分立的器件。
[0030] 本实施例的无线电平台，工作频段在70MHz~6GHz之间，不同频段需要调整射频匹 配，其中第二输入端和第一输出端传输信号的缺省频率为2.14GHz±30MHz，第一输入端和 第二输出端传输信号的缺省频率为1.95GHz ± 30MHz。
[0031] 如图2所示，将本实施例无线电平台的测试组网图，无线电平台的输入端与信号源 相连，输入射频信号，输出端与频谱仪相连，观测信号频谱，通过JTAG接口与电脑相连，用 Quartus II软件烧录程序和配置参数。
[0032] 通过测试组网，对本实施例的无线电平台进行以下测试。第二输入端和第一输出 端传输信号定义为软件电线电平台的DL通道(简称"DL通道"）；第一输入端和第二输出端传 输信号定义为软件电线电平台的UL通道(简称"UL通道"）。
[0033] 一、AD9361发射端链路测试
[0034]测试条件：
[0035] 1、FPGA内部用NC0产生CW信号，通过设置衰减来模拟不同功率级的发送信号，满幅 度数字CW信号定义为OdBFS;
[0036] 2、测试软件无线电平台的两个通道，在AD9361内，一路L0频率设置为2140MHz，另 一路L0频率设置为1950MHz，NC0发送的CW信号为1MHz。
[0037] 3、频谱仪RBW设置为ΙΚΗζ。
[0038] 测试目的是观测发射端的L0泄露，IQ Imbalance和杂散情况。测试前提是没有加 载算法在FPGA内部做L0泄露和IQ Imbalance校准，主要测试AD9361器件自身的性能表现。 通过我司独自开发的算法校准，还可以在目前的基础上将L0泄露和IQ Imbalance功率电平 降低 6-10dB。
[0039] 参阅图3,频谱仪获取的数据曲线图，图中标记点1为发送信号，标记点2为L0泄漏 信号，标记点3为TX端IQ Imbalance产生的镜像信号，标记点4为杂散信号，由DAC与IQ Modulator之间的有源LPF产生。
[0040] 表1和图4为2140MHz测试情况下，N⑶发射不同功率等级的数字信号，测得的L0泄 露，IQ imbalance和杂散情况。
[0041] 表 1 2140MHz TX L0,输出信号频率2141MHz
[0042]
[0043] 表2和图5为1950MHz测试情况下，N⑶发射不同功率等级的数字信号，测得的L0泄 露，IQ imbalance和杂散情况。
[0044] 表2 1950MHz TXL0,输出信号频率 1951MHz
[0045]
[0046] 二、AD9361接收链路测试 [0047]测试条件：
[0048] 1、测试软件电线电平台的DL通道，在AD9361内，L0频率设置为2140MHz，信号源发 送的CW信号为2141MHz;
[0049] 2、测试信号在-lOdBFS功率条件下接收端的表现；
[0050] 测试目的是观测信噪比，ΕΝ0Β以及接收端的杂散表现。由于软件电线电平台的接 收前端放置了 DSA，SAW和BALUN，这些器件本身都有衰减，导致接收端有较大的噪声系数，同 时在频谱左侧存在着中国联通正在使用的信道(频谱左侧有一个突起），对信噪比也造成一 定影响，测试结果如图6所示。推荐的设计在DSA前端应该添加LNA，可有效地提升平台的接 收灵敏度。
[0051 ]三、CW信号测试(PASS THROUGH模式）
[0052]测试条件：
[0053] 1、采用Pass Through模式，即将接收端(ADC)采集到的数据直接发送给发射端 (DAC)，在FPGA内部不做任何处理，在发射端观测整个链路的性能；
[0054] 2、测试DL信道，L0频率设置为2140MHz，CW信号设置为2141MHz;
[0055] 测试目的是观测L0泄露与IQ Imbalance在发送CW信号时的表现，调整输入信号功 率，将数字域能量设置为-lldBFS，测试结果见图7。测试前提是没有用算法在FPGA内部做L0 泄露和IQ Imbalance校准，主要测试器件本身的性能表现。通过算法校准，还可以在目前的 基础上将L0泄露和IQ Imbalance降低6-10dB〇
[0056] 四、WCDMA信号测试(PASS THROUGH模式）
[0057] 测试条件：
[0058] 1、采用Pass Through模式，即将接收端(ADC)采集到的数据直接发送给发射端 (DAC)，在FPGA内部不做任何处理，在发射端观测整个链路的性能；
[0059] 2、测试01^言道儿0频率设置为21401抱，1001^信号设置为21451抱；
[0060] 3、测试目的是观测L0泄露与IQ Imbalance在发送WCDMA信号时的表现，调整输入 信号功率，将数字域能量设置为-1 ldBFS。
[0061] 4、同时测试ACLR与EVM(由于测试仪器不支持，此次未测量），供用户参考。测试前 提是没有用算法在FPGA内部做L0泄露和IQ Imbalance校准，主要测试器件本身的性能表 现。通过算法校准，还可以在目前的基础上将L0泄露和IQ Imbalance降低6-10dB。
[0062] 测试结果如图8所示，由于信号设置为2145MHz，L0泄漏点在2140MHz，镜像点在 2135MHz，故测试ACLR时左侧的情况会稍差于右侧。
[0063]同时由于软件无线电平台的接收前端放置了 DSA，SAW和BALUN，这些器件本身都有 衰减，导致接收端有较大的噪声系数，同时在频谱左侧存在着联通正在使用的信道(频谱左 侧有一个突起），也会降低ACLR。
[0064] 五、EDGE信号测试(PASS THROUGH模式）
[0065] 测试条件：
[0066] 1、采用Pass Through模式，即将接收端(ADC)采集到的数据直接发送给发射端 (DAC)，在FPGA内部不做任何处理，在发射端观测整个链路的性能；
[0067] 2、测试DL信道，L0频率设置为2140MHz，EDGE信号设置为2142MHz;
[0068] 3测试目的是观测L0泄露与IQ Imbalance在发送EDGE信号时的表现，调整输入信 号功率，将数字域能量设置为-lldBFS。测试前提是没有用算法在FPGA内部做L0泄露和IQ Imbedded校准，主要测试器件本身的性能表现。通过算法校准，还可以在目前的基础上将L0 泄露和IQ Imbalance降低6-lOdB，测试结果见图9。
[0069]本实施例的软件无线电平台以AD9361为基础，配合FPGA/Μ⑶等，可以开发出满足 目前大部分无线应用的产品，包括:无线图传；专网无线收发机;微蜂窝基站;射频拉远单 元;直放站设备；智能电网无线数据采集;医疗网络数据采集;单兵数据通信设备;手持式频 谱仪、扫频仪和路测仪等;导航及定位设备等。
[0070]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种基于射频捷变收发器的软件无线电平台，该平台包括射频部分、数字信号处理 模块、主控单元和电源模块，其特征在于:所述射频部分包括第一射频收发器和第二射频收 发器，所述第一射频收发器和第二射频收发器均通过数字接口与所述数字信号处理模块连 接，所述数字信号处理模块与所述主控单元双向连接，所述第一射频收发器设有第一输入 端和第一输出端，所述第二射频收发器设有第二输入端和第二输出端，所述第一射频收发 器和第二射频收发器分别连接有稳压器。2. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述第一射频收发器和第二射频收发器均选用ADI公司的AD936X系列或AD937X系列的射频捷 变收发器或Lime公司的LMS7002射频收发器或MAX頂公司的MAX5280/5281系列射频收发器。3. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述数字信号处理模块采用Altera公司的FPGA或Hinx公司的FPGA或Lattice公司的FPGA，所 述FPGA连接有闪存FLASH和加密芯片。4. 根据权利要求3所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述加密芯片选用DALLAS公司的DS28E01，所述DS28E01加密芯片采用Ι-wire总线串行传送数 据，节省所述FPGA的I/O管脚占用。5. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述主控单元选用意法半导体公司的STM32系列通用微控单元。6. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，该 平台还包括时钟模块，所述时钟模块与所述第一射频收发器、所述第二射频收发器和所述 数字信号处理模块相连，用以提供本地振荡，进行时钟同步。7. 根据权利要求6所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述时钟模块为低抖动多路时钟发生器电路。8. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述稳压器选用高电源抑制比和低噪声的低压差线性稳压器。9. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于，所 述第二输入端和第一输出端传输信号的缺省频率为2.14GHz ± 30MHz，所述第一输入端和第 二输出端传输信号的缺省频率为1.95GHz ± 30MHz。10. 根据权利要求1所述的一种基于射频捷变收发器的软件无线电平台，其特征在于， 所述电源模块为DC/DC转换器。
【文档编号】H04B1/38GK105897281SQ201610297555
【公开日】2016年8月24日
【申请日】2016年5月6日
【发明人】庄峰
【申请人】厦门市合佳兴电子有限公司