Fsk解调器的制造方法
【专利摘要】本发明涉及FSK解调器。一种解调器，适合用于解调载波频率之间的差异小的二进制FSK信号，所述解调器使用了用于对固定数量的FSK周期进行计时并在预料到频率变化时将计数值和阈值进行比较的计数器?计时器技术。通过在一次测量中将许多个FSK脉冲(或周期)集合在一起，可以放宽对用于计数器/计时器测量的系统时钟的速度要求，并且还提高噪声容限。该解调器特别适合用于无线充电应用。
【专利说明】
FSK解调器
技术领域
[0001]本发明一般涉及解调二进制信息，并且更特别地涉及频移键控(FSK)传输的解调。
【背景技术】
[0002]频移键控(FSK)是一种频率调制方案，由此可通过载波频率的离散变化来传输数字信息。FSK的简单形式是所谓的二进制移频键控(BFSK)，其中逻辑“I”由载波的第一频率(比方说Fl)表示，并且逻辑“O”由载波的第二频率(F2)表示。用于解调二进制FSK信号的一种已知方法使用比较器，以通过将接收的信号幅度和阈值进行比较来将进入的调制波形分解为方波。计数器/计时器电路监视方波的状态转变的频率，以便确定每个时间段的转变计数。在替代方法中，计数器/计时器电路测量完成预定义数量的转变所耗费的时间量。判决器从预定的一组频率中选择与测量结果最紧密对应的频率，并对与所选频率相对应的比特值“O”或“I”进行解码。当在频率Fl和F2之间存在明显差异使得以大约40MHz运行的典型的计数器/计时器时钟频率将足以用于分解它们时，该解决方案令人满意地工作。然而，对于挨得紧密的多的FSK频率，诸如由其中指定31.25ns的差异的无线充电联盟WPC-QI标准定义的FSK频率，采用上述常规的电路将需要以大约128MHz运行的计数器/计时器时钟。用当前的微控制器技术来实现这是非常困难的。由“无线充电联盟WPC-QI标准指定的调制方案指定:对于接收的FSK信号的包括I个比特的给定数量的周期(例如512个周期)，如果载波保持在恒定频率(Fl或F2)，在这种时段中表示逻辑“O”;否则，如果载波切换其频率(例如，在此给定时段的中间从Fl切换至F2或从F2切换到Fl)，则在此时段中表示逻辑“I”。
[0003]因此，提供如下的基于计数器/计时器的FSK解调器将是有利的:所述基于计数器/计时器的FSK解调器可以用能以现有的微控制器技术容易地实现的系统时钟频率操作并且与无线充电联盟标准和协议兼容。
【附图说明】
[0004]本发明及其目的和优点通过参考优选实施例的下列描述连同附图，可得到最佳理解，其中:
[0005]图1是根据本发明实施例的解调器的简化的示意性框图；并且
[0006]图2是示出了根据本发明实施例的输入信号和计数操作的时序图。
【具体实施方式】
[0007]下面联系附图阐述的详细描述旨在作为本发明的当前优选实施例的描述，而并非旨在表示可实践本发明的唯一形式。应当理解:相同或等价的功能可由旨在包含在本发明的精神和范围内的不同实施例来完成。在图中，相同的附图标记始终用来指示相同的要素。此外，术语“包括”、“包含”或它们的任何其它变型旨在涵盖非排他性的包括，使得包括一系列元件或步骤的模块、电路、设备部件、结构和方法步骤不仅包括这些元件，还可包括未明确列出的其它元件或步骤或这种模块、电路、设备部件或步骤所固有的其它元件或步骤。在没有更多限制的情况下，由“包括...一个”接续的元件或步骤不排除包括所述元件或步骤的另外的相同元件或步骤的存在。
[0008]在一个实施例中，本发明提供用于对被编码成接收的FSK信号的二进制信号进行解码的频移键控(FSK)解调器。该解调器包括:第一比较器，用于处理接收的FSK信号，以产生包括一连串脉冲的FSK脉动波形(FSK pulsed waveform),其中数据的I个比特包括“N”个脉冲；计数器/计时器，被可操作地耦接到第一比较器，用于接收FSK脉动波形并且用于确定FSK脉动波形的预先选择数η个连续脉冲的持续时间的测量的计数值，其中η小于N ；以及第二比较器，被可操作地耦接到计数器/计时器，用于接收测量的计数值，并用于将测量的计数值和预定的阈值进行比较，并用于根据所述比较来输出“O”或“I”的比特值。
[0009]在另一实施例中，本发明提供用于解调频移键控(FSK)信号的方法，该方法包括:在第一比较器中处理FSK信号，以产生包括一连串脉冲的FSK脉动波形，其中数据的I个比特包括“N”个脉冲；在计数器/计时器中，接收FSK脉动波形并确定FSK脉动波形的预先选择数η个连续脉冲的持续时间的测量的计数值，其中η小于N ；以及在第二比较器中将测量的计数值和预定的阈值进行比较，并根据所述比较来选择“O”或“I”的比特值，以输出为比特流。
[0010]在一个实施例中，只有当预料到FSK波形的频率变化时，才执行将测量的计数值和预定的阈值进行比较。
[0011]有利地，通过在一次测量中使许多个FSK脉冲(或周期)集合在一起，本发明放宽了对用于计数器/计时器测量的系统时钟的速度要求。限制由第二比较器作出的比较次数也提高了噪声容限。此外，本发明允许使用少量软件迭代以划算的方式解析FSK调制的消息包。
[0012]现在参考图1，示出用于解调FSK信号的解调器100。过零检测器101在线102上接收“原始的(raw) ” 二进制FSK调制信号，并且使用常规技术来将接收的信号转换成脉动FSK波形，过零检测器101在线103上输出所述脉动FSK波形。在线102上接收的“原始的”信号一般包括正弦波形。在一个实施例中，过零检测器典型地包括可编程的滞环控制(programmable hysteresis control)和滤波器功能。典型地,通过将接收的信号和电压电平进行比较并且在接收的信号的幅度高于电压电平时创建“高”信号以及在接收的信号的幅度低于电压电平时创建“低”信号，过零检测器将接收的信号处理成方波信号。计数器/计时器模块104被可操作地耦接到过零检测器101，并且在线103上接收脉动FSK波形。计数器/计时器模块104还被可操作地耦接到控制器105，并在线106上从控制器105接收系统时钟信号。计数器/计时器模块104还被可操作地耦接到寄存器107和比较器108。控制器105被可操作地耦接到寄存器107并可从中检索信息。在一个实施例中，寄存器经由软件指令直接由CPU配置。控制器105可以在线109上发送计数器/计时器模块104控制信号，并且还可以在线110上接收来自计数器/计时器模块104的中断信号。比较器108在线111上接收来自计数器/计时器模块104的测量的计数值。比较器108还被可操作地耦接到控制器105，并且在线112上接收来自控制器105的阈值，并且能够生成中断信号并在线113上将所述中断信号发送到控制器105。根据常规技术操作的数据确定和协议解析电路114在线115上接收来自比较器108的比特值(即逻辑“O”或“I”)的序列，并在线116上输出解析的数据流。在一个实施例中，数据确定和协议解析电路114在线117上生成用于向控制器105施加的中断信号。数据确定和协议解析电路114还被可操作地耦接到计数器/计时器104。
[0013]在图1的解调器的操作的一个示例性模式中，在线102上接收编码的二进制FSK信号。数据的I个比特包括预定义数“N”个FSK周期。无线充电联盟WPC-QI标准将此定义为512个FSK周期，并且一个字节(或包)可包括8个比特或者11个比特。此外，频率转变(从Fl到F2或从F2到Fl)发生在I比特数据的FSK载波周期的中间。因此，如果FSK载波频率在该点(即第256个周期)改变，则逻辑“I”正被发送，并且如果在整个(单个比特)512个周期期间没有显著的频率改变发生，则逻辑“O”正被发送。在这两种情况中，接收的FSK信号都在表明I比特的数据传送完成的第512个周期改变其频率。在这个示例中，Fl和F2在频率上相对接近，例如在WPC-QI标准中作为典型选择的200KHz和ΙΙΟΚΗζ。另外，与WPC-QI标准符合，(被编码成FSK信号的)整个包消息(或I个字节)包括11比特。类似地，I比特包括512个FSK周期，并且频率改变(从F2到Fl或从Fl到F2)可发生在512个周期的每个比特的中间。由过零检测器101处理线102上的FSK信号，使得由计数器/计时器模块104在线103上接收方波FSK信号。最初，在控制器105中决定将方波FSK波形的多少个进入周期“η”集合在一起以用于测量。比方说，在一个示例中，将集合8个周期，并且在计数器/计时器模块104中按照系统时钟周期计数值测量它们的总持续时间。关于8个FSK周期的集合的这个信息在线109上被传送到计数器/计时器模块。控制器105还设置系统时钟频率。在这个示例中，系统时钟频率为48MHz，当多个周期在计数器/计时器模块104中被测量时48MHz足以分辨Fl和F2之间的小频率差异并且用当前技术可容易地实现。系统时钟由计数器/计时器模块在线106上接收。控制器105还设置阈值和比较时间窗，这二者都在线112上被通知给比较器108。这确保了仅在预料到频率改变(在Fl和F2之间)将发生时的那些时间(例如在单个比特的中间点)，比较器才将在线111上从计数器/计时器模块104输出的计数值和设置的阈值进行比较。如上所提到的，要理解的是:频率改变还发生在单个比特的末尾处，例如根据WPC-QI协议在第512个周期处。仅在定义的时间窗期间作比较的优点节省了功耗。还可以在预料到Fl和F2之间没有频率改变时的时间停用计数器/计时器，以进一步节省功率。此外，忽略在所述窗外面发生的FSK信号上的任何噪声或抖动。由计数器/计时器模块104确定的计数器值被传送到寄存器107，在寄存器107处它们可被控制器105访问，并且还在线111上被输出到比较器108。处理的FSK周期的总数由计数器/计时器模块104报告给数据确定和解析电路114。对于方波FSK信号的每8个周期，计数器104生成指示八个周期的持续时间的计数值。该持续时间将根据在测量期间载波频率(Fl或F2)是否改变而有所变化。在比较时间窗期间，比较器108确定从计数器/计时器模块104接收的计数值是否大于或小于阈值。
[0014]在一些实施例中，在已经从过零检测器101接收每第η个脉冲(或者在这个示例中是第八脉冲)之后，计数器/计时器模块104生成用于向控制器105施加的中断信号。这表示单阶段测量的结束。
[0015]在一些实施例中，如果在比较器108处接收的计数器值表现出了与预设的基线值加阈值相比的显著变化，则“频率超出范围”中断由比较器生成，并在线113上被发送到控制器105。数据确定和协议解析电路114也被相应地通知。
[0016]另外在一些实施例中，数据确定和协议解析电路115生成用于向控制器105施加的每个字节/包的中断。例如，当本发明的实施例被配置为符合无线联盟WPC-QI协议时，当打包的比特流的8比特(或11比特)被解析时，“整包生成”中断被生成并且在线117上被发送到控制器105。
[0017]在进一步的示例中，在流水线式的布置中，由计数器/计时器模块100执行多阶段测量。图2例示了用于“m”个重复计数阶段的时序，其中在本示例中，“m”等于3。迹线201是系统时钟信号，并且迹线202是在线103上到达计数器/计时器模块的输入端的方波FSK信号。在本示例中，FSK信号的8个周期被集合到一起，使得在FSK信号的每8、16、24等个周期之后(参见迹线203)，测量的计数值被上传到寄存器107。每当已计时8个FSK周期，则将计数器/计时器104清零，并开始下一次计数(迹线204)。迹线205例示了第一计数阶段，206例示了第二计数阶段，并且207例示了第三计数阶段，从而每当8个连续的FSK周期已由计数器/计时器接收时，第一阶段结束并且下一个阶段开始。在每个阶段的末尾生成中断信号208。在每第三个阶段的末尾生成进一步的中断信号209。布置这种多阶段计数方案简化了控制器的负荷，因为在多个测量而非单个测量完成时生成中断是可行的。因此，使用3阶段的流水线式测量，在测量FSK的24个周期而非8个周期时生成到控制器的中断是可行的。
[0018]虽然在上面的示例中，计数器/计时器模块104记录在FSK脉动波形的预先选择数η个连续脉冲的持续时间期间消逝的系统时钟周期的数量，但在另一个实施例中，计数器/计时器模块测量FSK脉动波形的预先选择数η个连续脉冲的持续时间。
[0019]本发明还可以以用于在计算机系统上运行的计算机程序实现，所述计算机程序至少包括用于在诸如计算机系统的可编程装置上运行时执行根据本发明的方法的步骤的或者使得可编程装置能够执行根据本发明的设备或系统的功能的代码部分。
[0020]如在此讨论的连接可以是适于例如经由中间设备从各个节点、单元或设备传输信号或者向各个节点、单元或设备传输信号的任何类型的连接。因此，除非另有暗示或说明，否则连接例如可以是直接连接或间接连接。该连接可被例示或描述为关于单个连接、多个连接、单向连接或双向连接。然而，不同实施例可以改变连接的实现方式。例如，可以使用单独的单向连接而不是双向连接，反之亦然。另外，可用串行地或以时间复用方式传输多个信号的单个连接来替换多个连接。同样地，运送多个信号的单个连接可被分离成运送这些信号的子集的各种不同的连接。因此，对于传输信号存在许多选项。
[0021]本领域技术人员将认识到:逻辑决之间的界限仅仅是示例性的，并且替代实施例可合并逻辑块或电路元件，或者将动能性的替代分解施加到各种逻辑块或电路元件上。因此，应该理解:在此描绘的架构仅仅是示例性的，并且事实上可以实现达到相同功能性的许多其它架构。
[0022]达到相同功能性的部件的任何布置被有效地“关联”，以便达到期望的功能性。因此，在此组合以达到特定功能性的任何两个部件可被看作是彼此“相关联”，以便达到期望的功能性，而不管架构或中间部件。同样地，这样关联的任何两个部件也可被视为彼此“可操作地连接”或“可操作地耦接”以达到期望的功能性。
[0023]另外，本领域技术人员将认识到上述操作之间的界限仅仅是例示性的。多个操作可被组合成单个操作，单个操作可被分布在额外的操作中，并且操作可在时间上至少部分重叠地执行。此外，替代实施例可包括特定操作的多个实例，并且在各种其它实施例中操作的次序可被改变。
[0024]另外，例如，在一个实施例中，所例示的实例可被实现为位于单个集成电路上或在同一设备内的电路。此外，图1中所示的模块的全部功能性可被实现在集成电路中。这种集成电路可以是含有一个或多个管芯的封装体。替代地，示例可被实现为以合适的方式彼此互连的任何数量的分离的集成电路或分离的设备。集成电路设备可包括单个封装体中的一个或多个管芯，而在管芯上设有形成模块并且能通过诸如封装体的引脚以及引脚和管芯之间的接合线之类的合适的连接电子部件连接到封装体外部的其它部件的电子部件。
[0025]为了例示和描述的目的，已经呈现了对本发明的优选实施例的描述，但并非旨在穷举或将发明限于公开的形式。本领域技术人员将理解的是可以在不脱离上述实施例的宽泛的发明概念的情况下对上述实施例作出改变。因此要理解的是本发明不限于公开的特定实施例，而是涵盖了由如所附权利要求限定的本发明的精神和范围内的修改。
【主权项】
1.一种频移键控(FSK)解调器，用于对包括被编码成接收的FSK信号的数据比特的二进制信号进行解码，该解调器包括: 第一比较器，用于处理所述接收的FSK信号，以产生包括一连串脉冲的FSK脉动波形，其中数据的I个比特包括“N”个脉冲； 计数器/计时器，被可操作地耦接到所述第一比较器，用于接收FSK脉动波形并用于确定FSK脉动波形的预先选择数量η个连续脉冲的持续时间的测量的计数值，其中η小于N ；以及 第二比较器，被可操作地耦接到所述计数器/计时器，用于接收所述测量的计数值，并用于将测量的计数值和预定的阈值进行比较，并用于根据所述比较来输出“O”或“I”的比特值。2.根据权利要求1所述的FSK解调器，其中，只有当预料到FSK脉动波形的频率变化时，所述第二比较器才将测量的计数值和预定的阈值进行比较。3.根据权利要求1所述的FSK解调器，其中，所述第一比较器是过零检测器。4.根据权利要求1所述的FSK解调器，其中，二进制信号的数据比特的第一逻辑值由在N个脉冲的单个比特时段期间内以恒定频率运行的FSK脉动波形表示，并且数据比特的与第一逻辑值极性相反的第二逻辑值由FSK脉动波形在N个脉冲的单个比特时段的中间处的频率变化表示。5.根据权利要求3所述的FSK解调器，其中，所述过零检测器包括可编程的滞环和滤波器。6.根据权利要求1所述的FSK解调器，其中，所述计数器/计时器记录在FSK脉动波形的预先选择数量η个连续脉冲的持续时间期间消逝的系统时钟周期的数量。7.根据权利要求1所述的FSK解调器，其中，所述计数器/计时器测量FSK脉动波形的预先选择数量η个连续脉冲的持续时间。8.根据权利要求1所述的FSK解调器，还包括控制器，所述控制器被可操作地耦接到计数器/计时器和第二比较器，用于选择“η”值并确定所述阈值。9.根据权利要求8所述的FSK解调器，还包括解析电路，所述解析电路被可操作地耦接至IJ第二比较器的输出端，用于解析从第二比较器接收的输出比特流。10.根据权利要求9所述的FSK解调器，其中，在已经解析预定数量的数据比特之后，解析电路生成用于向控制器施加的第一中断信号。11.根据权利要求10所述的FSK解调器，其中，在已经测量针对“η”个连续脉冲的计数值之后，计数器/计时器生成用于向控制器施加的第二中断信号。12.根据权利要求11所述的FSK解调器，其中，计数器/计时器操作数量“m”个重复计数阶段，由此在计数器/计时器已接收“η”个脉冲之后结束第一阶段并开始后面的阶段，并且计数器/计时器还在每第“m”个阶段的末尾生成用于向控制器施加的第三中断信号。13.根据权利要求1所述的FSK解调器，包括用于存储测量的计数值的至少一个寄存器。14.一种用于解调频移键控(FSK)信号的方法，该方法包括: 在第一比较器中处理FSK信号，以产生包括一连串脉冲的FSK脉动波形，其中数据的I个比特包括“N”个脉冲； 在计数器/计时器中接收FSK脉动波形并确定FSK脉动波形的预先选择数量η个连续脉冲的持续时间的测量的计数值，其中η小于N ;以及 在第二比较器中将测量的计数值和预定的阈值进行比较，并根据所述比较选择“O”或“I”的比特值以输出为比特流。15.根据权利要求14所述的方法，其中，只有当预料到FSK脉动波形的频率变化时，才执行将测量的计数值和预定的阈值进行比较。
【文档编号】H04L27/14GK105897639SQ201410857774
【公开日】2016年8月24日
【申请日】2014年12月9日
【发明人】梅汪生, 陈志军, 眭志凌, 肖*
【申请人】飞思卡尔半导体公司