全同步独立2.048Mb/s信号正码速调整装置的制造方法
【专利摘要】本实用新型公开了一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，复接模块包括缓存器、复接使能发生器、复接码速调整控制电路、插入码控制电路、合路器；分接模块包括帧同步头检测电路、分接使能发生器、分路器、插入码扣除控制电路、使能平滑电路和分接码速调整控制电路。复接使能发生器产生码速调整需要的时序信号，16路基群信号各自经插入码控制电路调整，变为2.112Mbit/s的同步码流，合路器按位复用，循环读取16路码流，并在每帧开头插入帧定位信号，输出33.792MHbit/s的标准二次群。本装置用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。
【专利说明】
全同步独立2.048Mb/s信号正码速调整装置
技术领域
[0001]本实用新型涉及数字复接技术领域，特别涉及一种全同步独立2.048Mb/s信号正 码速调整装置。
【背景技术】
[0002] 几个低次群数字信号复接成高次群数字信号时，如果各个低次群(例如PCM30/32 系统）的时钟是各自产生的，即使它们的标称数码率相同，都是2048kbit/s，但它们的瞬时 数码率也可能不同，因为各个支路的晶体振荡器的振荡频率不可能完全相同（CCITT规定 PCM30/32系统的瞬时数码率在2048kbit/s+100bit/s)，几个低次群复接后的数码就会产生 重叠或错位。这样复接合成后的数字信号流，在接收端是无法分接恢复成原来的低次群信 号的。因此，数码率不同的低次群信号是不能直接复接的，为此，在复接前要使各低次群的 数码率同步，同时使复接后的数码率符合高次群帧结构的要求。 【实用新型内容】
[0003] 本实用新型的目的在于提出一种全同步独立2.048Mb/s信号正码速调整装置，用 于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。
[0004] 本实用新型解决其技术问题所采用的技术方案是：
[0005] -种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模 块，所述复接模块的输出连接到分接模块的输入，所述复接模块包括：
[0006] 用于接收和存储输入数据的缓存器;用于产生码速调整时序信号的复接使能发生 器;用于产生码速调整控制信号的复接码速调整控制电路；用于产生2.112Mbit/s同步码流 的插入码控制电路和用于产生33.792MHbit/s标准二次群数据信号的合路器；
[0007] 所述缓存器的输入端分别与输入数据、写使能和插入码控制电路输出端连接，输 出端连接到所述插入码控制电路的输入端;所述复接使能发生器的输入端连接系统时钟， 输出端连接到所述插入码控制电路的输入端;所述复接码速调整控制电路的输入端分别与 写使能和插入码控制电路的输出端连接，输出端连接到插入码控制电路输入端;所述合路 器的输入端与插入码控制电路的输出端连接，输出端连接到分接模块的输入端。
[0008] 所述分接模块包括：
[0009] 用于捕获帧定位信号和产生使能信号的帧同步头检测电路;用于产生码速调整时 序信号的分接使能发生器;用于分离二次群数据信号的分路器；用于扣除复接时插入码流 的插入码扣除控制电路;用于产生不同频率读使能的使能平滑电路和用于恢复出标准El信 号的分接码速调整控制电路；
[0010] 所述帧同步头检测电路的输入端与复接模块的输出端连接，输出端分别连接到分 路器、分接使能发生器、插入码扣除控制电路和使能平滑电路的输入端;所述分接使能发生 器的输入端还与系统时钟连接，输出端连接到插入码扣除控制电路的输入端;所述分路器 的输入端还与复接模块的输出端连接，输出端连接至插入码扣除控制电路的和分接码速调 整控制电路的输入端;插入码扣除控制电路的输出端连接至使能平滑电路和分接码速调整 控制电路的输入端;使能平滑电路的输出端连接至分接码速调整控制电路的输入端。
[0011] -实施例之中：所述缓存器的第一输入端与输入数据连接，第二输入端与写使能 连接，第三输入端与插入码控制电路第一输出端连接，输出端连接到所述插入码控制电路 的第二输入端;所述复接使能发生器的第一输出端连接到插码控制电路的第三输入端，第 二输出端连接到插码控制电路的第四输入端，第三输出端连接到插码控制电路的第五输入 端，第四输出端连接到插码控制电路的第六输入端;所述复接码速调整控制电路的第一输 入端与写使能连接，第二输入端与插入码控制电路的第一输出端连接，输出端连接到插入 码控制电路的第一输入端;所述插入码控制电路的第二输出端连接到合路器的对应分路的 输入端。
[0012] -实施例之中：所述帧同步头检测电路的第一输出端连接到分路器的第二输入 端，第二输出端连接至分接使能发生器的第二输入端、插入码扣除控制电路第二输入端和 使能平滑电路第二输入端;所述分接使能发生器的第一输入端与时钟连接，第一输出端连 接到插入码扣除控制电路第三输入端，第二输出端连接到插入码扣除控制电路第四输入 端，第三输出端连接到插入码扣除控制电路第五输入端，第四输出端连接到插入码扣除控 制电路第六输入端;所述分路器的第一输入端与复接模块的输出端连接，输出端连接至插 入码扣除控制电路的第一输入端和分接码速调整控制电路的第二输入端;插入码扣除控制 电路的输出端连接至使能平滑电路第一输入端和分接码速调整控制电路第一输入端;使能 平滑电路的输出端连接至分接码速调整控制电路的第三输入端。
[0013] -实施例之中：所述复接使能发生器的输入端和分接使能发生器第一输入端分别 与33.792MHz的系统时钟连接。
[0014] 本实用新型提供的技术方案带来的有益效果是：用于调整各低次群系统的数码率 使其同步，对数据敏感性小，抗抖动强，电路稳定。
[0015] 以下结合附图及实施例对本实用新型作进一步详细说明，但本实用新型的一种全 同步独立2.048Mb/s信号正码速调整装置不局限于实施例。
【附图说明】
[0016] 图1为本实用新型复接模块的电路框图；
[0017] 图2为本实用新型分接模块的电路框图；
[0018]图3为本实用新型门限值时序图。
【具体实施方式】
[0019] 本实用新型的一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接 模块和分接模块，参见图1，所述复接模块包括缓存器11、复接使能发生器12、复接码速调整 控制电路13、插入码控制电路14、合路器15。
[0020] 所述缓存器11的第一输入端与输入数据连接，第二输入端与写使能连接，第三输 入端与插入码控制电路14第一输出端连接，输出端连接到所述插入码控制电路14的第二输 入端;所述复接使能发生器12的第一输出端连接到插码控制电路14的第三输入端，第二输 出端连接到插码控制电路14的第四输入端，第三输出端连接到插码控制电路14的第五输入 端，第四输出端连接到插码控制电路14的第六输入端;所述复接码速调整控制电路13的第 一输入端与写使能连接，第二输入端与插入码控制电路14的第一输出端连接，输出端连接 到插入码控制电路14的第一输入端;所述插入码控制电路14的第二输出端连接到合路器15 的对应分路的输入端。
[0021]具体的，缓存器11用于接收和存储2.048Mb/s的输入数据din和与输入数据同步的 写使能clk_wr，根据来自插入码控制电路14的读使能clk_rd，将存储的输入数据data_out 送至插入码控制电路14。
[0022]具体的，复接使能发生器12用于接收系统时钟pi lo_c0,产生一个均匀使能，对所 述均匀使能进行计数产生插入标志时隙脉冲使能信号clk_sz、调整插入时隙脉冲使能信号 clk_sv、非均勾时钟的非均勾使能clk_f和帧定位信号时隙脉冲使能clk_sf送至插入码控 制电路14;
[0023] 具体的，为了避免异步电路锁带来的时序上的诸多问题，整个系统采用同步电路 来实现，33.792MHz的晶振作为复接电路的系统时钟源，通过锁相环倍频后得到复接所需要 的时钟(pll〇_cO: 33.792MHz)。通过复接使能发生器12产生一个周期为2.112Mbit/s，第一 个为高电平，其余低电平的均匀使能非等占空比，对其进行计数得到插入码控制电路14所 需的插入标志时隙脉冲使能信号clk_sz、调整插入时隙脉冲使能信号clk_sv、等价于频率 为2.112MHz的非均匀时钟的非均匀使能clk_f?(从输入的均匀使能扣除了时隙clk_sz和 clk_sv，实际传输数据能力约为2.048113；[1:/8)和帧定位信号所需要的时隙脉冲使能(311^_ sf0
[0024] 复接码速调整控制电路13用于接收缓存器的写使能clk_wr和读使能clk_rd，检测 写入脉冲和读出脉冲的时间差量，产生码速调整的控制信号Gate送至插入码控制电路14;
[0025] 具体的，检测缓冲器的写入脉冲和读出脉冲的时间差量，该时间差量称为读写时 差，读写时差的大小总随着时间不断变化着。写入速率低于读出速率，随着时间的推移，缓 存其中所存信息码数目越来越少，最后导致"取空"而造成错误传输。因此，设定一门限，当 信码数降到门限值时，就进行码速调整。
[0026] 通过对各时刻读写时差的联系以及趋向最终状态变化的分析得出，读写时差的最 低点总是发生在一帧末尾，而在帧首通过两个脉冲相位差就能判断本帧是否需要码速调 整。具体的，均匀使能第一个脉冲Pl和非均匀使能第一个脉冲P2相减得到它们在每帧开始 的时间差，用一个高速时钟对其进行采样，对采样值进行计数得到计数值TO，与调整门限值 Ts进行比较，若T0>Ts则本帧不需要调整，反之若T0〈Ts，则需要调整。复接码速调整控制电 路会根据本帧是否需要调整输出Gate信号，若需要调整，Gate为"1"，不需要调整Gate为 "0，，。
[0027]门限值的好坏直接影响到系统稳定性以及系统的高可靠性，Pl和P2之间理想状态 下相差3个2.112MHz的周期(帧同步头），本实施例中采用33.792MHz的高速时钟作为度量读 写时间差的标尺，理想状态下应当会计数到48。考虑到时钟会有一定的抖动，为了整个系统 能够在适当的抖动范围内正常工作，门限值的确定参考图3所示。
[0028] 理想情况下，2.048Mbit/s和2. 112Mbit/s数据如图3中的（1)、（2)所示，当 2.112Mbit/s 的数据传输一帧的时候，2.048Mbit/s 数据传输了约 205.6(212*2.048/2.112) 个数据，考虑到系统时钟和数据有一定的抖动，假设为ΛΤ，如图3中的（3)，这时当 2.112Mbit/s的数据传输一帧的时候，2.048Mbit/s数据传输了近似206个数据，或者如图3 中的(4 )，近似传输了 205个数据。由此，可以计算得到：
[0029]
[0030]
[0031] 容易得出：ΔΤι~ 1.75, Δ T2~1.26
[0032]用33.792MHz的高速时钟对Δ T计数，约等于7，加上帧同步位信号的48，门限值定 位55即可补偿由于数据和时钟自身抖动所带来的影响。
[0033]插入码控制电路14用于接收来自缓存器输出的2.048Mb/s数据信号data_out，根 据来自复接码速调整控制电路13产生的控制信号Gate和复接使能发生器12的使能信号进 行插码控制，产生2.112Mbit/s非均匀读使能clk_rd送至缓存器11，产生支路码流送至合 路器15;
[0034] 具体的，为了标志是否在时隙脉冲clk_sz有插入调整比特，需引入插入标志码。通 常在一帧中规定一个特定时隙脉冲clk_sv，提供一次码速调整的机会。如果某支路需要进 行调整，就在该时隙插入一比特脉冲，如不需要调整则该时隙仍传支路信息。为确保可靠 性，通常采用3位码作为插入标志码。如果某支路有插入调整，用标志码为111来表示，否则 用000表示。通常在一帧中规定时隙脉冲clk_ Sf，提供帧定位信号。为了节省资源，本实施例 中预先规定11100010010作为一次群的帧同步头，分别在16路基群信号中插入。
[0035] 合路器15用于循环读取插入码控制电路14产生的16路码流，在每帧开头插入帧定 位信号，产生33.792MHbit/s的标准二次群数据信号mux_data_out送至分接模块。
[0036] 参见图2,所述分接模块包括帧同步头检测电路21、分接使能发生器22、分路器23、 插入码扣除控制电路24、使能平滑电路25和分接码速调整控制电路26。
[0037] 所述帧同步头检测电路21的第一输出端连接到分路器23的第二输入端，第二输出 端连接至分接使能发生器22的第二输入端、插入码扣除控制电路24第二输入端和使能平滑 电路25第二输入端;所述分接使能发生器22的第一输入端与时钟连接，第一输出端连接到 插入码扣除控制电路24第三输入端，第二输出端连接到插入码扣除控制电路24第四输入 端，第三输出端连接到插入码扣除控制电路24第五输入端，第四输出端连接到插入码扣除 控制电路24第六输入端;所述分路器23的第一输入端与复接模块的输出端连接，输出端连 接至插入码扣除控制电路24的第一输入端和分接码速调整控制电路26的第二输入端;插入 码扣除控制电路24的输出端连接至使能平滑电路25第一输入端和分接码速调整控制电路 26第一输入端;使能平滑电路25的输出端连接至分接码速调整控制电路26的第三输入端。 [0038]帧同步头检测电路21用于接收来自合路器的二次群数据信号m UX_data_〇ut，捕获 帧定位信号判定系统处于同步态、失步态还是过渡态，产生使能信号enable送至分接使能 发生器22、插入码扣除控制电路24和使能平滑电路25,将捕获的帧定位信号送至分路器23;
[0039]具体的，帧同步头检测电路21用于同步搜索与保持电路，同时捕获帧定位信号，并 按要求判定系统处于同步态、失步态还是过渡态。一旦捕获到帧定位信号，驱动分接使能发 生器22工作。本实施例中当连续三次捕获到的帧定位信号与本地帧定位信号一致时，判定 系统处于同步态。系统处于同步态后，若连续四帧没捕获到与本地帧定位信号一致的帧定 位信号时，便判定系统进入失步态，并且关闭分接使能发生器22,分接码速调整控制电路26 停止工作，输出电平不变，抛弃接受的数据。
[0040] 分接使能发生器22用于接收系统时钟pll0_c0,根据来自帧同步头检测电路21的 使能信号enable，产生一个均勾使能，对所述均勾使能进行计数产生插入标志时隙脉冲使 能信号clk_sz_f j、调整插入时隙脉冲使能信号clk_sv_f j、非均勾时钟的非均勾使能clk_ j和帧定位信号时隙脉冲使能c lk_sf _f j送至插入码扣除控制电路24，具体实现同复接 使能发生器12;
[0041] 分路器23用于接收来自合路器的二次群数据信号mUX_data_〇Ut和帧同步头检测 电路21的帧定位信号，丢弃帧定位信号，对二次群数据信号mux_data_out分离后送至插入 码扣除控制电路24和分接码速调整控制电路26;
[0042]插入码扣除控制电路24用于接收来自分路器22的支路数据，根据来自帧同步头检 测电路21的使能信号enable和分接使能发生器22的使能信号，扣除复接时插入码流的码 字，产生写使能clk_wr_fj送至分接码速调整控制电路26和使能平滑电路25;
[0043]本实施例中，插入码扣除控制电路24在接收端对收到的clk_sz_fj时隙的标志码 进行择多判决，即标志码中有2个以上为"1"，判为有插入调整，分接时应将clk_sv_fj时隙 内容扣除；否则判为无插入调整，分接时无需扣除clk_sv_fj时隙内容。如果输入码流对应 clk_sv_f j时隙出现"Γ的个数比"0"的个数多，clk_f_f j中对应clk_sv_f j的一个节拍被扣 除；如果对应的c I k_sz_f j时隙"0"的个数比" 1 "的个数多，则c Ik_f_f j中对应c I k_sv_f j的 节拍仍起作用。
[0044]使能平滑电路25用于接收来自帧同步头检测电路21的使能信号enable和插入码 扣除控制电路24的写使能clk_wr_fj，产生2 · 112Mbit/s，2 ·048Mbit/s和 1 · 988Mbit/s三种 不同频率的读使能c I k_rd_f j送至分接码速调整控制电路26;
[0045] 具体的，基于全同步的思想考虑，使能平滑电路25产生2.112Mbit/s，2.048Mbit/ s，1.988Mbit/s三个时钟，三个时钟之间的切换不能用或门逻辑电路简单的三选一来控选， 因为在切换时容易产生毛刺。应采用f高倍时钟=(f Xn) =67.384MHz为计数器时钟，由控 制逻辑控制计数器的计数值(n-l)，n，（n+l)来产生三种不同频率的使能，此方法使能切换 较平缓，对后接电路影响小。
[0046]分接码速调整控制电路26用于接收来自分路器22的支路数据，根据来自插入码扣 除控制电路2 4的写使能c I k_wr_f j和使能平滑电路的读使能c I k_r d_f j，恢复出标准E1信 号，具体实现参考复接码速调整控制电路13。
[0047]本实用新型提供的技术方案带来的有益效果是：提出一种全同步独立2.048Mb/s 信号正码速调整装置，用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动 强，电路稳定。
[0048]以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用 新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保 护范围之内。
【主权项】
1. 一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块， 所述复接模块的输出连接到分接模块的输入，其特征在于，所述复接模块包括： 用于接收和存储输入数据的缓存器；用于产生码速调整时序信号的复接使能发生器； 用于产生码速调整控制信号的复接码速调整控制电路；用于产生2.112Mbit/s同步码流的 插入码控制电路和用于产生33.792MHbit/s标准二次群数据信号的合路器； 所述缓存器的输入端分别与输入数据、写使能和插入码控制电路输出端连接，输出端 连接到所述插入码控制电路的输入端;所述复接使能发生器的输入端连接系统时钟，输出 端连接到所述插入码控制电路的输入端;所述复接码速调整控制电路的输入端分别与写使 能和插入码控制电路的输出端连接，输出端连接到插入码控制电路输入端;所述合路器的 输入端与插入码控制电路的输出端连接，输出端连接到分接模块的输入端； 所述分接模块包括： 用于捕获帧定位信号和产生使能信号的帧同步头检测电路；用于产生码速调整时序信 号的分接使能发生器;用于分离二次群数据信号的分路器；用于扣除复接时插入码流的插 入码扣除控制电路;用于产生不同频率读使能的使能平滑电路和用于恢复出标准El信号的 分接码速调整控制电路； 所述帧同步头检测电路的输入端与复接模块的输出端连接，输出端分别连接到分路 器、分接使能发生器、插入码扣除控制电路和使能平滑电路的输入端;所述分接使能发生器 的输入端还与系统时钟连接，输出端连接到插入码扣除控制电路的输入端;所述分路器的 输入端还与复接模块的输出端连接，输出端连接至插入码扣除控制电路的和分接码速调整 控制电路的输入端;插入码扣除控制电路的输出端连接至使能平滑电路和分接码速调整控 制电路的输入端;使能平滑电路的输出端连接至分接码速调整控制电路的输入端。2. 根据权利要求1所述的全同步独立2.048Mb/s信号正码速调整装置，其特征在于： 所述缓存器的第一输入端与输入数据连接，第二输入端与写使能连接，第三输入端与 插入码控制电路第一输出端连接，输出端连接到所述插入码控制电路的第二输入端;所述 复接使能发生器的第一输出端连接到插码控制电路的第三输入端，第二输出端连接到插码 控制电路的第四输入端，第三输出端连接到插码控制电路的第五输入端，第四输出端连接 到插码控制电路的第六输入端;所述复接码速调整控制电路的第一输入端与写使能连接， 第二输入端与插入码控制电路的第一输出端连接，输出端连接到插入码控制电路的第一输 入端;所述插入码控制电路的第二输出端连接到合路器的对应分路的输入端。3. 根据权利要求1所述的全同步独立2.048Mb/s信号正码速调整装置，其特征在于： 所述帧同步头检测电路的第一输出端连接到分路器的第二输入端，第二输出端连接至 分接使能发生器的第二输入端、插入码扣除控制电路第二输入端和使能平滑电路第二输入 端;所述分接使能发生器的第一输入端与时钟连接，第一输出端连接到插入码扣除控制电 路第三输入端，第二输出端连接到插入码扣除控制电路第四输入端，第三输出端连接到插 入码扣除控制电路第五输入端，第四输出端连接到插入码扣除控制电路第六输入端;所述 分路器的第一输入端与复接模块的输出端连接，输出端连接至插入码扣除控制电路的第一 输入端和分接码速调整控制电路的第二输入端;插入码扣除控制电路的输出端连接至使能 平滑电路第一输入端和分接码速调整控制电路第一输入端;使能平滑电路的输出端连接至 分接码速调整控制电路的第三输入端。4.根据权利要求1所述的全同步独立2.048Mb/s信号正码速调整装置，其特征在于： 所述复接使能发生器的输入端和分接使能发生器第一输入端分别与33.792MHz的系统 时钟连接。
【文档编号】H04L7/00GK205545297SQ201620380796
【公开日】2016年8月31日
【申请日】2016年4月29日
【发明人】杨伟民
【申请人】福建先创通信有限公司