专利名称：具有高密度互连的电子封装件和相关方法
技术领域：
本发明一般涉及电子封装。更具体地说，本发明涉及包含有集成电路管芯的电子封装件或以高密度互连连接到衬底的集成电路封装件，并涉及相关的制造方法。
背景技术：
集成电路(IC)通常用物理或电连接到有机或陶瓷材料衬底上的方法组装到电子封装件中。一个或多个IC封装件可以物理或电连接到衬底上，例如印刷电路板或母板上，形成更高级的电子封装件或“电子组件”。该“电子组件”可以是电子系统的一部分。“电子系统”在此广义定义为包括有“电子组件”的任何产品。电子系统的实例包括电脑(台式、便携式、手持、服务器等)，无线通信装置(例如蜂窝电话、无绳电话、传呼机等)，电脑相关外设(例如打印机、扫描仪、监控器等)，娱乐装置(电视、收音机、磁带和CD放音机、录像机、MP3(运动图象专家组，声频层3)播放机等)等。
在电子系统领域，制造商不断面临着提升设备性能同时降低生产成本的竞争压力。集成电路的封装更是如此，每一代新的封装必需提供增加的性能而同时体积要更小巧。随着市场的竞争驱使设备制造商生产性能更多体积更小的电子系统，IC封装也需相应支持这些需求。
此外，高端IC(例如处理器)的制造商正经历着对能容纳IC上大量终端(此处亦称为“焊凸”、“焊盘”或“焊点”)的IC封装件的日益增多的需求。由于高端IC包含有越来越多的内部电路，它们也就有越来越多的终端需要连接到IC封装件衬底的相应终端上。有些IC具有相当大量的输入/输出(I/O)终端，以及大量的功率和接地终端。
IC封装衬底一般包括多个选择性作有图形的金属层来提供金属互连线(此处称为“迹线”)，且至少有一个电子元件安装在衬底的一个或多个表面上。电子元件通过一种包括衬底迹线在内的导电路径体系结构而功能性地连接到电子系统的其它元件上。衬底迹线通常承载着在系统的电子元件(例如IC)之间传输的信号。
倒装片技术，不论是球栅阵列(BGA)还是针栅阵列(PGA)，是用于将IC连接到衬底的广为人知的技术。例如，制造FCBGA封装件时，将IC元件的倒置“上”表面上的导电终端或焊点用可反流的焊料凸起或焊料球直接焊接到衬底表面上管芯焊接区域的相应焊点上。
除了利用FCBGA技术将单个IC管芯连接到衬底上之外，不论是在单IC封装级或诸如板上管芯(COB)多管芯模块等更高级，众所周知使用FCBGA将IC封装件连接到诸如印刷电路板(PCB)或母板等衬底上。在IC封装件的焊点和PCB的相应焊点之间可以采用例如焊料焊凸。
随着IC(例如处理器)内部电路的复杂性和体积不断增加，这种电路的焊接终端或焊点具有越来越高密度的结构。这通常体现在导通输入和/或输出信号的焊点密集结构。为使具有焊点密集结构的IC能封装到衬底上，衬底就需要具有相对较高的信号迹线“逃逸密度”。就是说，在需要连接到IC或IC封装件焊点的管芯焊接区边缘上，或单位面积的管芯焊接区域上，衬底必需具有越来越高密度的单位长度信号迹线。
于是，IC衬底必需提供具有更高信号迹线密度的安装终端来容纳IC上的高密度焊点结构。但IC衬底的现行尺寸设计规则限制着IC衬底上迹线宽度和间距的减小。它们也限制着IC衬底上终端尺寸的减小。
为了上述理由，以及为了在本专业技术人员阅读和理解了本发明后就易于明白的以下述它理由，在业界非常需要一些装置和方法，用于将IC或IC封装件封装在能提供高密度的衬底终端图形的衬底上，而同时仍符合终端尺寸以及衬底迹线的宽度和间距的现行尺寸设计规则。
图1示出按照本发明一个实施例的包括有至少一个具有高密度互连的电子封装件的电子系统的方框图；图2示出一个传统技术电子封装件的截面图，其中管芯安装在IC封装件的衬底上，衬底又安装在印刷电路板(PCB)上；图3示出部分IC封装件衬底的传统技术管芯焊接区域的顶视图；图4示出按照本发明一个实施例的IC封装件衬底上管芯焊接区部分顶层的顶视图；图5示出按照图4所示的本发明一个实施例的IC封装件衬底上管芯焊接区下面部分层的顶视图；图6示出按照本发明不同实施例的IC封装件衬底上部分管芯焊接区的顶视图；图7示出按照本发明不同实施例的IC封装件衬底上部分管芯焊接区的顶视图；图8示出按照本发明不同实施例的IC封装件衬底上部分管芯焊接区的顶视图；图9示出IC封装件衬底上部分管芯焊接区的顶视图，此处用来定义理想化的焊凸图形的最大迹线逃逸密度；图10示出按照本发明不同实施例形成衬底和/或将IC管芯或IC封装件封装在衬底上的方法流程图；
图11A和11B一起示出按照本发明不同实施例形成多层衬底和/或将IC管芯或IC封装件封装在衬底上的方法流程图。
发明实施例的详细说明在以下对本发明实施例的详细说明中，将参阅作为本文一部分的附图，图中示出可实现本发明的具体实施例。对这些实施例作了充分详细的说明，以使本专业的技术人员能够实施本发明，应理解，其它实施例也可采用，且可以作机械，化学，电和过程改变而不背离本发明的精神和范围。所以以下说明不应理解为具有限制意义，本发明的范围仅由所附权利要求书定义。
本发明对封装密度制约提出了一个解决方案，该封装密度制约是以规定IC衬底上终端的最小尺寸以及衬底上迹线的最小宽度和间距的尺寸设计规则的形式做出的。
在一个实施例中，具有终端或焊点密集结构的IC管芯安装在IC封装件衬底的管芯安装区上。该管芯安装区包括有终端或焊点的相应密集结构，这些终端或焊点安排成一种几何图形，在受各个终端的尺寸以及衬底上连接到这些终端的迹线的宽度和间距的制约的同时，该图形能最大化这种终端的结构密度。
在一个实施例中，衬底上的终端安排成“之”字图形。在其它实施例中，终端安排成波状图形、起伏图形、垂直堆叠图形以及上述图形的组合。
在另一个实施例中，将封装的IC安装在具有上述密集终端结构的衬底，如印刷电路板(PCB)上。对制造封装件衬底和在衬底上封装IC的各种方法也作了说明。
尽管有适用于衬底某些特性(例如终端大小、迹线宽度以及迹线间距)的现有设计规则的制约，将衬底终端以上述方式布局，就可保持高密度IC的性能和成本特性。所以，利用这种高密度封装件的电子封装件和电子系统，包括数据处理系统，在商业市场上就可获得优异的性能、成本、质量以及营销的优势。
图1是按照本发明一个实施例的包括至少一个有高密度互连的电子组件4的电子系统1的方框图。本发明的高密度互连可以在不同的体系结构级实现，例如在芯片封装级或在PCB级。
电子系统1仅是可以使用本发明电子系统的一个实例。在此实例中，电子系统1包括一个数据处理系统，有一个系统总线2来连接系统的各个元件。系统总线2提供电子系统1的各个元件间的通信链路，可以用单总线，总线组合或其它适合的方式实现。
电子组件4连接到系统总线2。电子组件4可包括任何电路或电路组合。在一个实施例中，电子组件4包括一个任何类型的处理器。此处所说的“处理器”是指任何类型的计算电路，例如但不限于微处理器、微控制器、复杂指令集计算(CISC)微处理器、简化指令集计算(RISC)微处理器、非常长指令字(VLIW)微处理器、图形处理器、数字信号处理器(DSP)或任何类型的处理器或处理电路。
可以包括在电子组件4中的其它类型电路是定制电路，专用集成电路(ASIC)等，例如用于蜂窝动电话，传呼机，便携式电脑，双向无线电及类似电子系统等无线装置的一个或单个电路(例如通信电路7)。IC也可以实现任何其它功能。
电子系统1也可包括外部存储器10，外部存储器10又可包括适合于该特定应用的一个或多个存储器元件，例如随机存取存储器(RAM)形式的主存储器12，一个或多个硬盘驱动器14，和/或一个或多个处理可装卸介质16(例如软盘、光盘(CD)、数字视盘(DVD)等)的驱动器。
电子系统1还可包括显示装置8、扬声器9、键盘和/或控制器20，它们包括鼠标、跟踪球、游戏控制器、声音识别装置和能使系统用户向电子系统1输入信息并从中接收信息的任何其它装置。
图2示出传统技术的电子封装件的截面图，该封装件中有一个管芯50安装在IC封装件的衬底上，该衬底又安装在印刷电路板(PCB)70上。本专业技术人员应该了解，管芯50包括有多条信号导线(未示出)，这些导线终止在管芯50下表面外围附近的数排终端或焊点上。这些焊点可以用适当的连接(例如焊凸或焊料球56)连接到衬底60上相应的焊点或信号结点(未示出)上。
管芯50还包括有多条电源和接地导线(未示出)，终止在管芯50中央区域的焊点上。这些焊点可以用适当的连接(例如焊料球54)连接到衬底60上相应的焊点(未示出)上。
IC封装件衬底60在其上表面有多个信号和电源焊点(未示出)，在其下表面有多个信号和电源焊点64。IC封装件衬底60的焊点64通过焊料球或焊凸67连接到PCB 70的相应焊点72。PCB 70可选择性地在其下表面具有焊点74，供连接另外的衬底或其它封装结构之用。
图3示出IC封装衬底的一部分80上传统技术的管芯焊接区82的顶视图。管芯焊接区82以虚线81内的区域为界。
管芯焊接区82包括终端或焊凸84、86和88，IC管芯的相应焊凸(未示出)就焊接到这些终端或焊凸上。焊凸84和86一般代表信号结点，而焊凸88通常代表电源结点。图示焊凸84、86和88为圆形或椭圆性，但也可以是正方形或矩形。
焊凸84位于距管芯焊接区82外围的第一和第二行，它们物理或电连接到迹线90，迹线90从管芯焊接区82引出或“逃逸”出以便与衬底结构上的其它迹线相连接。
图3所示的焊凸84，86和88的图形称为“向心正方形”或“向心矩形”(如果在一个方向上延长)。
IC衬底的现行尺寸设计规则规定了以下各项的最小尺寸焊凸84，86和88的大小；迹线90的宽度；邻近迹线90间的间距；以及迹线90和一个焊凸(连接迹线90的焊凸除外)之间的间距等。
焊凸86位于距管芯焊接区82外围的第三行焊凸上，它们连接到图3所示的那部分IC衬底层下方一层或多层的迹线(未示出)上。焊凸86可以例如通过通孔或其它将一层的迹线互连到另一层迹线的导通元件等连接到这些迹线上。
由图3可见，输入信号焊凸的传统技术向心正方形图形限制了逃逸密度。由于焊凸84，86和88形成为直排，平行于管芯焊接区82的边缘81，逃逸密度(即在边缘81处邻近迹线90之间的间距)就受到迹线必需从中通过的焊凸(例如最靠近边缘81的那一行焊凸84)的最小宽度的制约。
图4示出按照本发明一个实施例的IC封装衬底上管芯焊接区105上层的一部分100的顶视图。图4中，虚线101上方的区域位于管芯焊接区105内，虚线101下方的区域位于管芯焊接区105外。图4所示衬底是一个多层衬底，但本发明的实施例也可在单层衬底上实现。
两组基本相同的迹线图形102和104相互邻近。但，应理解，焊接区105的任一侧都可包含多于两组，特别是要焊接具有数百或数千焊凸的管芯时。
每一组102或104包含之字图形的终端或焊凸112，它们连接着相应的迹线113。如图4所示，每一组102或104还可包含连接到迹线115的焊凸114的另一之字图形。焊凸114的图形基本上与焊凸112的图形平行。
由图4可见，之字图形的输入信号焊凸允许有比图3所示的向心矩形图形的焊凸高得多的逃逸密度。由于图4所示实施例的焊凸112和114不是形成与管芯焊接区105的边缘101平行的直排，其逃逸密度(即在边缘81处邻近迹线90之间的间距)就不再受迹线必需从中通过的焊凸(例如最靠近边缘101的那一行焊凸112)的最小宽度的制约。
由于焊凸112所形成的这样一种几何图形使连续的焊凸112不再并列成一条平行于边缘101的直线，迹线115就能够以距焊凸112的最小距离(或在其上)从焊凸112之间通过，更重要的是，迹线115逃逸出边缘101的间距可以小到两个相邻迹线相应边缘之间的最小节距或距离(即迹线宽度加迹线间距)，而不受边缘101上信号焊凸的宽度制约。于是，图4实施例中的逃逸密度显著大于传统技术的封装件，例如图3所示的传统技术结构。同理，图5到8所示的实施例的逃逸密度也比传统技术封装件有显著的改善。
各迹线113和115以任何适当的方式成形，以分别通过各自的焊凸112或114，逃逸出管芯焊接区105的边缘101。本发明实施例的实现不限于图中(例如图4)所示的各迹线113和115的特定形状。
每一组102或104还可包含另外的之字图形的焊凸132和134。这些焊凸132和134的图形基本上和焊凸112和114的图形平行。焊凸132和134用于衬底上后来形成的层。每个焊凸132和134分别电连接到关联的通孔133或135。通孔133或135可以是微通孔，可分别用任何适合的技术形成，例如激光钻孔。通孔133或135穿过衬底的上层，与上层下方的一层或多层的迹线连接。这可由图5看出，现对图5加以说明。
图5是图4所示本发明实施例的IC封装件的管芯焊接区105(图4)下方的层110的一部分150的顶视图。在图5中，虚线101上面的区域位于管芯焊接区105(图4)之内和之下，虚线101下面的区域位于管芯焊接区105(图4)之外和之下。
两组基本相同的迹线图形152和154相互邻近。但，应理解，可以并排放置多于两组，特别是要焊接具有数百或数千焊凸的管芯时。
每一组152或154包含之字图形的通孔133，它们连接着相应的迹线163。每一组152或154还可包含连接到迹线165的另一之字图形的通孔135。通孔133的图形基本上平行于通孔135的图形。通孔133和135与图4中具有同样编号的通孔相同。通孔133和135或者终止于图5所示的层，或连接到其它层中的迹线或其它电路结点。
图6是本发明另一实施例的IC封装件的管芯焊接区205的一部分200的顶视图。在图6中，虚线201上面的区域位于管芯焊接区205之内，虚线201下面的区域位于管芯焊接区205之外。
两组基本相同的迹线图形202和204相互邻近(仅示出组204的一部分)。但是每组202或204还可包含连接到迹线215的另一焊凸214的起伏图形。焊凸214的图形基本上平行于焊凸212的图形。
管芯焊接区205可包含另外的起伏焊凸行(未示出)，可连接到IC衬底的一层或多层附加层上，类似于图4和图5所示的实施例。
图7是本发明另一实施例的IC封装件的管芯焊接区305的一部分300的顶视图。在该实施例中，组306所代表的向心矩形图形组合与组302和304所代表的一个或多个波纹图形组合在一起。
向心矩形图形306包括边缘303内的一行焊凸332，迹线333与之连接。向心矩形图形306还包括一行焊凸334，与迹线335相连接。
每个波纹图形302或304包括边缘301内的波纹图形焊凸312，迹线313与之连接。每个组302或304还包括连接到迹线315的另一焊凸314的波纹图形。焊凸314的图形基本上平行于焊凸312的图形。
虽然波纹图形302和304图示为一对重复的不对称的锯齿状图形，它们也可以形成为任何数量和任何组合的一种或多种图形302和304。虽然波纹图形302和304图示为具有向右上方倾斜的焊凸图形，它们也可以向左上方倾斜成镜像或反向图形。而且，可以使用包括反向图形和非反向图形的各种焊凸图形的组合。
图7中两种不同焊凸图形的组合示出向心矩形和波纹图形的组合，也可以有许多其它的焊凸图形的组合，包括本文所示的焊凸图形的任何组合。而且，虽然图7的实施例在焊接区305的不同两侧上设置了不同的焊凸图形，在其它实施例中也可以使用多于两种的不同焊凸图形。此外，在焊接区的同一侧上也可以使用多于两种的焊凸图形。
管芯焊接区305可包括一些附加的向心矩形行和/或波纹图形行(未示出)，它们可连接到IC衬底的一层或多层附加层上，类似于图4和图5所示的实施例。
图8是本发明另一实施例的IC封装衬底的管芯焊接区355的一部分350的顶视图。在图8中，虚线351上面的区域位于管芯焊接区355内，虚线351下面的区域位于管芯焊接区355外。
两组352或354基本相同的迹线图形相互邻近。但应理解可以并排放置多于两组，特别是要连接具有数百或数千焊凸的管芯时。
每一组352或354具有一垂直堆叠图形的焊凸360，对应的迹线362连接在这些焊凸上。组352或354示出焊凸360的垂直堆叠图形，迹线362连接到焊凸360的右手侧，但迹线362也可以连接到焊凸360的左手侧，成为所示图形的镜像或反向图形。而且，既有反向图形又有非反向图形的垂直堆叠图形的组合也可以使用。这种反向和非反向图形的垂直堆叠图形组合可以在管芯焊接区355的一侧边缘采用，也可以在管芯焊接区355不止一个边缘上采用。
管芯焊接区305可包括一些附加的垂直堆叠图形区(未示出)，它们可连接到IC衬底的一层或多层附加层上，类似于图4和图5所示的实施例。
虽然对图4到8的实施例就IC管芯连接到IC衬底作了说明，本发明不限于将IC管芯连接到IC衬底。本发明可以在需要增加迹线逃逸密度的任何电子封装件中实现。例如，本发明的概念可以应用于将IC封装件连接到诸如PCB或母板的衬底上，或连接到任何其它类型的封装元件上。本发明可以应用于将IC管芯连接到基板栅阵列(LGA)、针栅阵列(PGA)或芯片规模的封装件(CSP)衬底上，等等。
图9示出IC封装件衬底上管芯焊接区的一部分370的顶视图，此处用来定义理想化焊凸图形的最大迹线逃逸密度。对于逃逸密度主要受焊盘尺寸制约的结构来说，图9的焊凸图形提供了最大的迹线逃逸密度，因为该焊凸图形仅受迹线宽度和迹线间距的制约。在当前的尺寸设计规则下，该迹线宽度和迹线间距均小于焊盘的尺寸。
第一垂直堆叠图形包括焊凸371，它们是垂直对准的。每个焊凸371连接到各自的迹线381到386。在此图中，迹线381到386向下逸出管芯焊接区的下缘(用虚线380表示)。图9仅示出一部分第二垂直堆叠图形，包括焊凸373和迹线391。
以下方程(1)定义了对于单迹线路径层，沿管芯一侧特定迹线图形中的N条迹线的迹线逃逸密度TED(即单位距离的迹线逃逸数)，设具体焊凸宽度为Bw，最小迹线宽度为Tw，最小迹线间距为Ts。
方程(1)TED＝N/[Bw*N+Tw*N+Ts*(N+1)]＝N/D焊凸宽度Bw是焊凸371在管芯边缘上的投影，用箭头375两点间的距离表示。Tw是迹线宽度，用箭头377两点间的距离表示。Ts是迹线间距，用箭头379两点间的距离表示。D是迹线图形在管芯边缘上的既定投影，用距离390表示，从迹线图形中焊凸371的左侧边缘一直到邻近迹线图形的焊凸373的左侧边缘。
如前述，迹线“节距”就是两个连续迹线相应边缘间的距离(即迹线宽度加迹线间距)，等于Tw+Ts。迹线逃逸密度的数学或几何限制发生在迹线逃逸密度(例如以每毫米作测量)等于节距的倒数(例如以微米表示)时。例如，如果节距为40微米，最大迹线逃逸密度为1/40(或25条迹线)每毫米。
本发明的一个显著优点是在焊盘尺寸的效应被减小或甚至消除的任何实施例中能够获得最大的迹线逃逸密度。这可以由图4-9所示的实施例来实现。
现说明形成衬底和/或封装集成电路的几种方法。
图10是按照本发明的其它实施例形成衬底，另外若需要的话，在衬底上封装IC管芯或IC封装件的一种方法的流程图。该方法从400开始。
在402，在衬底表面上形成多条迹线，迹线至少具有一预定宽度，相互之间有预定间距。
在404，在衬底表面上形成多个焊点(此处又称为“终端”、“焊盘”、“焊凸”或“焊凸盘”)。每个焊点连接到多条迹线之一。每个焊点具有预定大小(一般是指平行于管芯焊接区边缘的焊点尺寸)。多个焊点形成一个几何图形，在受焊点大小以及迹线宽度和间距的制约的同时，该图形可使这种焊点的密度最大。多个焊点可以形成许多不同的图形，例如之字图形、波纹图形、起伏图形、垂直堆叠图形，以及这些图形的组合。此外，如前述，对于任何既定的管芯焊接区，任一种或多种上述焊凸图形都可以与一种或多种其它焊凸图形相组合。
在406(可选实施例)，IC的焊点可用任何适合的导电材料，例如焊料，连接到衬底表面上相应的焊点上。该IC可以是未封装的管芯，也可以是一个已封装的IC。在408，此方法结束。
图11A和11B共同表示按照本发明的其它实施例形成多层衬底，另外若需要的话，在衬底上封装IC管芯或IC封装件的一种方法的流程图。该方法从500开始。
在502，对于多层衬底的第一层(例如下层)，形成第一组多条迹线。这些迹线至少具有一预定宽度，相互之间也有预定间距。
在504，对于多层衬底的第二层(例如上层)，形成第二组多条迹线。这些迹线至少具有一预定宽度，相互之间也有预定间距。
在506，对于第一和第二层，形成多个通孔。这些通孔将第一组的多条迹线连接到第二组的多条迹线。每个通孔至少具有一预定大小(一般是指平行于管芯焊接区边缘的通孔尺寸)。
在508，对于第二层，形成第一组多个焊点。每个这些焊点连接到第二层上多条迹线中的相应迹线上。每个这些焊点至少具有一预定尺寸。第一组多个焊点形成为一种几何图形，该图形在受焊点大小以及第二层迹线宽度和间距的制约的同时可使第一组多个焊点的密度最大。第一组多个焊点可以形成许多不同的图形，例如之字图形、波纹图形、起伏图形、垂直堆叠图形，以及这些图形的组合。此外，如前述，对于任何既定的管芯焊接区，任一种或多种上述焊凸图形都可以与一种或多种其它焊凸图形相组合。
在510，对于第二层，形成第二组多个焊点。每个这些焊点通过相应的通孔连接到第一层上多条迹线中的相应迹线上。第二组多个焊点形成为一种几何图形，该图形在受到第一层的迹线宽度和间距以及通孔大小的制约的同时可使第二组多个焊点的密度最大。
在512(可选实施例)，将IC的焊点连接到衬底第二层上相应的焊点上。该IC可以是已封装或未封装的管芯。在514，该方法结束。
图10，11A和11B所示方法中的各项操作可以以不同于上述的顺序进行。而且应理解，虽然对这些方法，示出了“结束”方框，但也可继续进行。
结论本发明提供了一种具有高密度互连的封装件，有几个不同的实施例，以及其制造方法，这些实施例都可使迹线逃逸密度最大化。公开了一些实施例，其中迹线密度可达到节距倒数的几何极限。含有本发明高密度互连的IC封装件和/或PCB减小了物理尺寸并能实现增强的电子性能，故而这些系统更具市场吸引力。此外，本发明可极少增加IC管芯的尺寸而提供衬底上足够的迹线逃逸密度。本发明也不再需要提供具有附加层的衬底以容纳具有高密度互连终端的IC，从而降低了设计和制造成本。
如上所示，本发明可以以许多不同的实施例实现，包括电子封装件衬底、电子封装件、电子系统、数据处理系统、形成封装件衬底的方法以及将IC封装在衬底上的方法。对于本专业的技术人员，其它实施例也显而易见。元件、材料、几何形状、尺寸、和操作顺序等均可改变以适应具体的的封装要求。
例如，所示的IC实施例中信号迹线作在外沿周围，而电源迹线作在管芯核心上，但本发明同样适用于信号迹线和电源迹线作在管芯上任何地方的实施例。此外，本发明适用于改进实现任何类型功能的迹线的逃逸密度，不仅限于改进传导输入/输出信号的迹线的逃逸密度。
另外，本发明不应被认为限于使用在球栅阵列(BGA)封装，它可使用在任何其它类型的封装技术中，此时本发明所述的特性仍能提供优势，例如针栅阵列(PGA)，基板栅阵列(LGA)，芯片规模封装(CSP)等。
此文所用的“管芯焊接区”，除了定义未封装管芯可以连接其上的衬底的一个区域外，还包括可以将一个电子封装件(例如一个已封装的IC)连接其上的更高级封装件(例如PCB)的区域。
本发明不应被认为限于任何特定的衬底类型，或限于将IC或IC封装件连接到衬底上的任何特定方法。
各焊凸和通孔的截面形状可以采用任何几何形式，例如方形，矩形，圆形，五角形，六角形，等等，它们也可有任何类型的不规则几何形状。本发明可用于迹线宽度小于，等于或大于迹线间距的迹线图形。
词语“上”和“下”应理解为相对的词语，且应理解本发明的范围包括在结构中可以相对图示和说明的元件倒置的相应元件。
上述对材料，几何形状以及装配操作的选择可由本专业的技术人员决定而各有不同，目的是使电子封装件的性能最佳。就其构成元件的定向、大小、数量以及组成而言，本发明的实现是非常灵活的。利用衬底终端或焊点的一种或多种不同几何结构就可实现本发明的各种实施例，以获得本发明的优势。
图1到图8仅为示范，未按比例画出。图中的某些比例可能有夸大，某些比例可能被缩小。图1和图4-11示出本本专业的技术人员可以理解并可适当实施的本发明的各种实施例。
虽然对具体实施例作了图示和说明，本专业的技术人员应理解任何经计算能达到同样目的的结构均可替代所示的具体实施例。本申请应覆盖任何对本发明的修改和变动。所以，显然本发明仅受权利要求及其等效物的限制。
权利要求
1.一种衬底，其上安装有第一密集焊点结构的集成电路，该衬底包括在其表面上形成为一种几何图形的第二密集焊点结构，该图形在受到各焊点尺寸以及连接到所述焊点上的衬底迹线的宽度和间距的制约的同时，能最大化所述第二密集焊点结构的密度。
2.如权利要求1的衬底，其特征在于，所述第二密集焊点结构的密度等于(Tw+Ts)的倒数，式中Tw等于所述衬底迹线的宽度，Ts等于所述衬底迹线间的间距。
3.如权利要求1的衬底，其特征在于，所述第二密集焊点结构形成为多个之字行。
4.如权利要求3的衬底，其特征在于，所述多个之字行基本平行。
5.如权利要求1的衬底，其特征在于，所述第二密集焊点结构形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合。
6.如权利要求1的衬底，其特征在于，所述第二密集焊点结构形成的图形包括向心矩形图形和以下图形之一的组合之字图形、波纹图形、起伏图形、垂直叠加图形以及之字图形、波纹图形、起伏图形、垂直叠加图形的任何组合。
7.一种电子封装件，包括集成电路，在其表面上有第一组多个焊点，包括第一密集焊点结构；衬底，其表面上包含有第二组多个焊点，包括形成为一种几何图形的第二密集焊点结构，该图形在受到所述第二密集焊点结构的尺寸以及连接到所述第二密集焊点结构上的衬底迹线的宽度和间距的制约的同时，能最大化所述第二密集焊点结构的密度；将所述第一组多个焊点连接到所述第二组多个焊点的元件。
8.如权利要求7的电子封装件，其特征在于，所述第二密集焊点结构的密度等于(Tw+Ts)的倒数，式中Tw等于所述衬底迹线的宽度，Ts等于所述衬底迹线间的间距。
9.如权利要求7的电子封装件，其特征在于，所述第二密集焊点结构形成为在所述衬底表面周围的多个之字行。
10.如权利要求7的电子封装件，其特征在于，所述第二密集焊点结构形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合。
11.如权利要求7的电子封装件，其特征在于，该集成电路是一个未封装的管芯。
12.如权利要求7的电子封装件，其特征在于，该集成电路是一个已封装的管芯。
13.含有至少一个电子封装件的电子系统，包括集成电路，在其表面上有第一组多个焊点，包括第一密集焊点结构；衬底，其表面上包含有第二组多个焊点，包括形成为一种几何图形的第二密集焊点结构，该图形在受到所述第二密集焊点结构的尺寸以及连接到所述焊点上的衬底迹线的宽度和间距的制约的同时，能最大化所述第二密集焊点结构的密度；以及将所述第一组多个焊点连接到所述第二组多个焊点的元件。
14.如权利要求13的电子系统，其特征在于，所述第二密集焊点结构形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合。
15.如权利要求13的电子系统，其特征在于，该集成电路是一个未封装的管芯。
16.一种数据处理系统，包括连接该数据处理系统中各元件的总线；连接到该总线的显示器；连接到该总线的外部存储器；以及连接到该总线的处理器，它包含至少一个电子封装件，所述电子封装件包括集成电路，在其表面上有第一组多个焊点，包括第一密集焊点结构；衬底，其表面上包含有第二组多个焊点，包括形成为一种几何图形的第二密集焊点结构，该图形在受到所述第二密集焊点结构的尺寸以及连接到所述焊点上的衬底迹线的宽度和间距的制约的同时，能最大化所述第二密集焊点结构的密度；将所述第一组多个焊点连接到所述第二组多个焊点的元件。
17.如权利要求16的数据处理系统，其特征在于，所述第二密集焊点结构形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合。
18.如权利要求16的数据处理系统，其特征在于，该集成电路是一个未封装的管芯。
19.一种方法，包括在衬底表面上形成多条迹线，所述迹线具有至少一个预定宽度，相互之间具有预定间距；在所述衬底表面上形成多个焊点，每个焊点连接到多条所述迹线中对应的一条迹线，且每个焊点至少有一预定尺寸，所述多个焊点形成为一种几何图形，该图形在受到所述焊点尺寸以及所述迹线宽度和间距的制约的同时能最大化这些焊点的密度。
20.如权利要求19的方法，其特征在于，所述多个焊点的密度等于(Tw+Ts)的倒数，式中Tw等于所述迹线的宽度，Ts等于所述迹线间的间距。
21.如权利要求19的方法，其特征在于，所述多个焊点形成为多个之字行。
22.如权利要求21的方法，其特征在于，所述多个之字行基本平行。
23.如权利要求19的方法，其特征在于，所述多个焊点形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合
24.如权利要求19的方法，其特征在于，所述多个焊点形成的图形包括向心矩形图形和以下图形之一的组合之字图形、波纹图形、起伏图形、垂直叠加图形以及之字图形、波纹图形、起伏图形、垂直叠加图形的任何组合。
25.一种形成多层衬底的方法，该方法包括对于第一层，形成第一组多条迹线，它们具有至少预定的宽度和相互间的预定间距；对于第二层，形成第二组多条迹线，它们具有至少预定的宽度和相互间的预定间距；对于所述第一和第二层，形成多个通孔，将所述第一组多条迹线连接到所述第二组多条迹线；以及对于所述第二层，形成第一组多个焊点，每个焊点连接到所述第二层多条迹线中对应的一条迹线，且每个焊点具有至少一个预定尺寸，所述第一组多个焊点形成为一种几何图形，该图形在受到所述焊点尺寸和所述第二层迹线的宽度和间距的制约的同时，能最大化所述第一组多个焊点的密度。
26.如权利要求25的方法，其特征在于，每个通孔具有至少一个预定尺寸，该方法还包括对于所述第二层，形成第二组多个焊点，每个焊点通过相应的通孔连接到所述第一层多条迹线中对应的一条迹线，所述第二组多个焊点形成为一种几何图形，该图形在受到所述第一层迹线的宽度和间距制约的同时，能最大化所述第二组多个焊点的密度。
27.如权利要求26的方法，其特征在于，所述第二组多个焊点形成为一种几何图形，该图形在另外受到通孔尺寸制约的同时，能最大化所述第二组多个焊点的密度。
28.如权利要求25的方法，其特征在于，所述第一组多个焊点的密度等于(Tw+Ts)的倒数，式中Tw等于所述第二层迹线的宽度，Ts等于所述第二层迹线间的间距。
29.如权利要求25的方法，其特征在于，所述第一组多个焊点形成为多个之字行。
30.如权利要求29的方法，其特征在于，所述多个之字行基本平行。
31.如权利要求25的方法，其特征在于，所述第一组多个焊点形成为以下图形之一之字图形、波纹图形、起伏图形、垂直叠加图形以及这些图形的任何组合。
32.一种方法，包括在衬底表面上将焊点形成为一种几何图形，该图形在受到所述焊点尺寸和连接到所述焊点且在所述衬底表面上形成的迹线的宽度和间距制约的同时，能最大化这种焊点的密度；以及将集成电路上的焊点连接到所述衬底表面上相应的焊点。
33.如权利要求32的方法，其特征在于，多个焊点的密度等于(Tw+Ts)的倒数，式中Tw等于迹线的宽度，Ts等于迹线间的间距。
34.如权利要求32的方法，其特征在于，该集成电路是一个未封装的管芯。
35.如权利要求32的方法，其特征在于，该集成电路是一个已封装的管芯。
全文摘要
一种电子封装件，包括在倒装片球栅阵列结构(FCBGA)中有一个连接到IC衬底上的集成电路。该集成电路在其外周上具有高密度图形的互连焊盘，用以连接到IC衬底上对应图形的焊盘上。衬底焊盘安排独特，可以在考虑对衬底的各种制约(例如焊盘大小、迹线宽度和迹线间距)的同时，容纳IC上高密度的互连焊盘。在一个实施例中，衬底焊盘安排成之字图形。在又一实施例中，该技术用于IC封装件连接其上的印刷电路板上的焊盘。还说明了该封装件的制造以及将其应用于电子封装件、电子系统以及数据处理系统的方法。
文档编号H05K3/34GK1526166SQ02809872
公开日2004年9月1日 申请日期2002年5月10日 优先权日2001年5月15日
发明者R·桑克满, R 桑克满, 安格, 章德安, S·H·安格 申请人:英特尔公司