专利名称：嵌埋半导体芯片的电路板结构及其制法的制作方法
技术领域：
本发明涉及一种嵌埋半导体芯片的电路板结构及其制法，特别是 涉及一种关于电路板中嵌埋有半导体芯片的结构及其制法。
背景技术：
自从IBM公司在1960年早期引入覆晶封装(Flip Chip Package) 技术以来，相比于打线(Wire Bond)技术，覆晶技术的特征在于半导体 芯片与基板间的电性连接是通过锡球而非一般的金线。而此种覆晶技 术的优点在于该技术可提高封装密度以降低封装元件尺寸，且不需使 用长度较长的金属线，故可提高电性功能。
再者，近年来由于高密度、高速度以及低成本的半导体芯片需求 的增加，同时因应电子产品的体积逐渐縮小的趋势及高集成度的要求， 业界遂发展出将半导体芯片先容置于电路板的开口中，再于电路板及 半导体芯片的表面上形成线路增层结构的技术，藉以增加半导体芯片 的封装密度；而该线路增层结构的制作，如图IA至图IC所示。
请参阅图1A，是提供一具有开口 110的承载板11，于该开口 110 中容置一半导体芯片12，且该半导体芯片12具有一主动面12a及与该 主动面相对应的非主动面12b，该主动面12a具有多个电极垫121。
请参阅图1B，于该承载板11及半导体芯片12的主动面12a形成 一介电层13，且于该介电层13形成多个开孔130以露出该半导体芯片 12的电极垫121。
请参阅图1C，于该介电层13表面形成一线路层14，且在该介电 层开孔130中形成导电结构141，该导电结构141并电性连接该半导体 芯片12的电极垫121;其中该线路层14是以半加成法制作，而此为成 熟的技术不再为文赘述；后续复可重复上述制程以形成多层线路，而 可将该半导体芯片12封装在承载板11中，并且达到电性连接。
但是，前述制程中，该承载板ll、介电层13及线路层14的热膨 胀系数(Coefficient of thermal expansion, CTE)差异大，于制程中
的温度变化下易造成翘曲(Warpage)现象，因而降低产品的质量。
因此，如何提供一种可避免现有嵌埋半导体芯片的电路增层制程 中，因材料膨胀系数差异大所导致的可靠度不佳问题，实以成为目前 业界亟待克服的问题。
发明内容
鉴于上述现有技术的缺陷，本发明主要目的是提供一种嵌埋半导 体芯片的电路板结构及其制法，可通过介电层上形成有一金属层的背 胶元件所具有坚固与较佳结合力的特性，而得以提高由薄化金属层、 导电层及电镀金属层所组成的复合式线路层与介电层的结合力，并有 效降低电路板的翘曲现象。
为达到上述的主要目的，本发明的一种嵌埋半导体芯片的电路板 结构的制法，包括提供一承载板，该承载板形成有至少一贯穿的开 口；于该承载板的开口中容置至少一半导体芯片，该半导体芯片具有 主动面及与该主动面相对应的非主动面，于该主动面具有多个电极垫； 于该承载板与半导体芯片的主动面压合一背胶元件，该背胶元件是于 一介电层上形成有一金属层；于该背胶元件的金属层表面进行薄化制 程而成为一薄化金属层；该背胶元件形成有多个开孔以露出该半导体 芯片的电极垫；于该背胶元件的薄化金属层表面及开孔中形成有一导 电层；于该导电层表面形成一阻层，且该阻层经图案化制程形成多个 开孔以露出部份的导电层；于该阻层的开孔中的导电层表面形成电镀 金属层；以及移除该阻层及其所覆盖的导电层及薄化金属层，露出该 背胶元件的介电层，从而以形成一由薄化金属层、导电层及电镀金属 层所组成的复合式线路层，并于该背胶元件介电层开孔中形成导电结 构。
该背胶元件是于一介电层表面压合一金属层，或该背胶元件是于 一介电层表面以一黏着层结合一金属层。
该背胶元件的金属层可为铜箔，而该背胶元件的介电层可为预浸 材；该背胶元件的金属层表面是以物理或化学方式进行薄化制程以形 成该薄化金属层。
依上述制法复包括于该背胶元件的介电层及复合式线路层表面形
成一线路增层结构，该线路增层结构为多个背胶元件的介电层及复合 式线路层所构成，且该线路增层结构具有导电结构以电性连接该半导 体芯片，又该线路增层结构外表面形成多个电性连接垫，该线路增层 结构包括至少一介电层、叠置于该介电层上的复合式线路层，以及形 成于该介电层中的导电结构，并于该线路增层结构上形成一防焊层， 且该防焊层中形成多个开孔以露出该电性连接垫。
另依上述制法，复包括于该背胶元件的介电层及复合式线路层表 面形成一线路增层结构，而该线路增层结构是以多个介电层及线路层 所构成，且该线路层为导电层及电镀金属层所构成，该线路增层结构 包括至少一介电层、叠置于该介电层上的线路层，以及形成于该介电 层中的导电结构，且该导电结构电性连接该线路层，又该线路增层结 构外表面形成多个电性连接垫，并于该线路增层结构上形成有一防焊 层，且该防焊层中形成多个开孔以露出所述电性连接垫。
依上所述的制法，本发明还提供一种嵌埋半导体芯片的电路板结 构，包括承载板，具有至少一贯穿的开口；半导体芯片，容置于该 承载板的开口中，该半导体芯片具有主动面及非主动面，于该主动面 具有多个电极垫；介电层，形成于该承载板与半导体芯片表面，且该 介电层具有多个开孔以露出该半导体芯片的电极垫；以及复合式线路 层，形成于该介电层上，该复合式线路层依序包括有薄化金属层、导 电层及电镀金属层，且于该介电层开孔中形成有导电结构以供该复合 式线路层电性连接至该半导体芯片的电极垫。
依上述的结构，复包括于该介电层及复合式线路层表面形成有线 路增层结构，而该线路增层结构为多个背胶元件的介电层及线路层所 构成，或该线路增层结构为多个介电层及线路层所构成；该线路增层 结构具有导电结构以电性连接至该复合式线路层，又该线路增层结构 外表面形成多个电性连接垫，该线路增层结构包括至少一介电层、叠 置于该介电层上的复合式线路层，以及形成于该介电层中的导电结构， 并于该线路增层结构上形成有一防焊层，且该防焊层中形成多个开孔 以露出所述电性连接垫。
另依前述的结构，复包括于该介电层及复合式线路层表面形成一 线路增层结构，而该线路增层结构是以多个介电层及线路层所构成，
且该线路层为导电层及电镀金属层所构成，该线路增层结构包括至少 一介电层、叠置于该介电层上的线路层，以及形成于该介电层中的导 电结构，且该导电结构电性连接该复合式线路层，又该线路增层结构 外表面形成多个电性连接垫，并于该线路增层结构上形成有一防焊层， 且该防焊层中形成多个开孔以露出所述电性连接垫。
本发明的背胶元件是于介电层上形成有一金属层，该金属层最佳 可为铜箔，并利用铜箔的粗糙面压合上一介电层其材料为预浸材，或 通过黏着层将铜箔的粗糙面与预浸材相结合而可产生较佳的结合力， 其中，利用含玻纤的预浸材作为介电层可有效降低翘曲及尺寸大小变 异。本发明得因前述金属层及介电层的组合，而提高由薄化金属层、 导电层及电镀金属层所组成的复合式线路层与介电层的结合力，并有 效降低电路板的翘曲现象。
图1A至图1C为现有技术的半导体芯片嵌埋在电路板中的制法剖 面示意图2A至图2G为本发明的嵌埋半导体芯片的电路板结构及其制法 的制法剖面示意图2A'为本发明的嵌埋半导体芯片的电路板结构及其制法的图2A 的另一实施剖面示意图2B'为本发明的嵌埋半导体芯片的电路板结构及其制法的图2B 的另一实施剖面示意图3A及图3B为本发明的电路板结构进行线路增层结构的剖面示 意图；以及
图4为本发明的电路板结构进行线路增层结构另一实施例的剖面 示意图。 元件符号说明
11、 21 承载板 110、 210 开口
12、 22 半导体芯片 121、 221 电极垫
12a、 22a 主动面
12b、 22b 非主动面
13、 231、 271、 271， 介电层 130、 230、 250、 280 开孔
14、 272 线路层 141、 261、 273、 273'导电结构
20 复合式线路层
21a 离型膜
21b 黏着材料
23、 23' 背胶元件
232' 薄化金属层
232 金属层
233 黏着层
24 导电层
25 阻层
26 电镀金属层 27、 27' 线路增层结构 274、 274' 电性连接垫 28 防焊层
具体实施例方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功 效。
请参阅图2A至图2G，为本发明的嵌埋半导体芯片的电路板结构及 制法的实施例剖面示意图。
如图2A所示，事于一承载板21中形成至少一贯穿开口 210，且于 该开口 210中容置有至少一半导体芯片22，该半导体芯片22具有主动 面22a及与该主动面相对应的非主动面22b，于该主动面22a具有多个 电极垫221;并提供一背胶元件23，该背胶元件23是于一介电层231 上形成有一金属层232，且该金属层232具有粗糙面而得有较佳的结合
性以与该介电层231结合成一体；其中该金属层232可为铜箔，而该 介电层为预浸材；另请参阅图2A',或该背胶元件23亦可于一介电层 231表面以一黏着层233结合该金属层232。前述的金属层232最佳可 为铜箔，而可利用铜箔的粗糙面压合上一预浸材或通过黏着层233将 铜箔的粗糙面与预浸材相结合而可产生较佳的结合力，并利用含玻纤 的预浸材作为介电层231而可有效降低板翘及尺寸大小变异；为方便 说明，以下以图2B的图式作说明。
如图2B所示，将该背胶元件23的介电层231压合在该承载板21 与半导体芯片22的主动面22a，且将该介电层231压入该半导体芯片 22与开口 210之间的间隙中，从而以将该半导体芯片22固定在该开口 210中。
另请参阅图2B、该承载板21的底面可先贴合一离型膜21a，再 将该半导体芯片22置于该开口 210中，然后以黏着材料21b填入该半 导体芯片22与开口 210之间的间隙中，从而以将该半导体芯片22固 定在该开口210中；为方便说明，以下以图2B的图式作说明。
如图2C所示，接着该背胶元件23的金属层232表面以物理或化 学方式进行薄化制程，而成为一薄化金属层232'。
如图2D所示，于该背胶元件23形成多个开孔230，以露出该半导 体芯片22的电极垫221。
如图2E所示，于该背胶元件23的薄化金属层232'表面及开孔 230中形成一导电层24，且使该导电层24电性连接该半导体芯片22 的电极垫221，并于该导电层24表面形成一阻层25，且该阻层25经 图案化制程(如曝光、显影)形成有开孔250以露出部份的导电层24。
如图2F所示，通过该导电层24作为电流传导路径，以于该阻层 开孔250的导电层24表面上形成一电镀金属层26，并于该介电层231 开孔230中形成导电结构261。
如图2G所示，接着移除该阻层25及其所覆盖的导电层24及薄化 金属层232'，从而以形成由该电镀金属层26、导电层24及薄化金属 层232'所构成的复合式线路层20，且使该复合式线路层20得经该导 电结构261电性连接该半导体芯片22的电极垫221。
由于该复合式线路层20是于背胶元件23的薄化金属层232'上形
成导电层24及电镀金属层26，而可通过该背胶元件23以降低热膨胀 系数差异所造成的翘曲(Warpage)现象，以提高产品的质量。
请参阅图3A及图3B，另于该背胶元件23的介电层231及复合式 线路层20表面上压合一另一背胶元件23'，如图3A所示；接着该背胶 元件23'经前述制程将以形成另一复合式线路层，从而以多个背胶元 件23的介电层231及复合式线路层20构成一线路增层结构27，如图 3B所示，该线路增层结构27包括至少一介电层271、叠置于该介电层 271上的线路层272，以及形成于该介电层271中的导电结构273，且 该导电结构273电性连接至形成于该复合式线路层20，又该线路增层 结构外表面形成多个电性连接垫274，并于该线路增层结构27上形成 一防焊层28，该防焊层28中形成有多个开孔280以露出所述电性连接 垫274。
请参阅图4，于该背胶元件23的介电层231及复合式线路层20 表面形成一线路增层结构27'，其是在该背胶元件23的介电层231及 复合式线路层20表面先形成一介电层271'，再于该介电层271'表面 形成一线路层272'，及在该介电层271'中形成至少一导电结构273'， 而该线路层是由导电层及电镀金属层所构成，此种线路增层技术为成 熟的技术，于此不再为文赘述；又该线路增层结构27'外表面形成多 个电性连接垫274'，并于该线路增层结构27'上形成一防焊层28，且 于该防焊层28中形成多个开孔280以露出所述电性连接垫274'。
本发明的背胶元件是于一介电层上形成一金属层，该金属层最佳 可为铜箔，且以该铜箔的粗糙面压合在该介电层上，而该介电层材料 为预浸材，或通过黏着层将铜箔的粗糙面与预浸材相结合，而可产生 较佳的结合力，其中，利用含玻纤的预浸材作为介电层亦可有效降低 翘曲及尺寸大小变异。本发明得因前述金属层及介电层的组合，而提 高由薄化金属层、导电层及电镀金属层所组成的复合式线路层与介电 层的结合力，并有效降低电路板的翘曲现象。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限 制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下， 对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应以 权利要求书的范围为依据。
权利要求
1.一种嵌埋半导体芯片的电路板结构，包括承载板，具有至少一贯穿的开口；半导体芯片，容置于该承载板的开口中，该半导体芯片具有主动面及非主动面，于该主动面具有多个电极垫；介电层，形成于该承载板与半导体芯片表面，且该介电层具有多个开孔以露出该半导体芯片的电极垫；以及复合式线路层，形成于该介电层上，该复合式线路层依序由薄化金属层、导电层及电镀金属层所组成，且于该介电层开孔中形成有导电结构以供该复合式线路层电性连接至该半导体芯片的电极垫。
2. 根据权利要求1所述的嵌埋半导体芯片的电路板结构，复包括 有一线路增层结构形成该介电层及复合式线路层表面。
3. 根据权利要求2所述的嵌埋半导体芯片的电路板结构，其中， 该线路增层结构为多个介电层及复合式线路层所构成。
4. 根据权利要求3所述的嵌埋半导体芯片的电路板结构，其中， 该线路增层结构中具有导电结构以电性连接至该形成于该复合式线路 层，且该线路增层结构外表面形成多个电性连接垫。
5. 根据权利要求4所述的嵌埋半导体芯片的电路板结构，复包括 一防焊层形成于该线路增层结构表面，且该防焊层中形成多个开孔以 露出该电性连接垫。
6. 根据权利要求3所述的嵌埋半导电元件的电路板结构，其中， 该线路增层结构包括至少一介电层、叠置于该介电层上的复合式线路 层，以及形成于该介电层中的导电结构。
7. 根据权利要求2所述的嵌埋半导体芯片的电路板结构，其中，该线路增层结构为多个介电层及线路层所构成，且该线路层是由一电 镀金属层及导电层所构成。
8. 根据权利要求7所述的嵌埋半导体芯片的电路板结构，该线路 增层结构中具有导电结构以电性连接至该形成于该复合式线路层，且 该线路增层结构外表面形成多个电性连接垫。
9. 根据权利要求8所述的嵌埋半导体芯片的电路板结构，复包括 一防焊层形成于该线路增层结构上，且该防焊层中形成多个开孔以露 出该电性连接垫。
10. 根据权利要求7所述的嵌埋半导电元件的电路板结构，其中， 该线路增层结构包括至少一介电层、叠置于该介电层上的线路层，以 及形成于该介电层中的导电结构。
11. 根据权利要求1所述的嵌埋半导体芯片的电路板结构，其中， 该介电层为预浸材。
12. —种嵌埋半导体芯片的电路板结构的制法，包括 提供一承载板，该承载板形成有至少一贯穿的开口； 于该承载板的开口中容置至少一半导体芯片，该半导体芯片具有主动面及与该主动面相对应的非主动面，于该主动面具有多个电极垫； 于该承载板与半导体芯片的主动面压合一背胶元件，该背胶元件是于一介电层上形成有一金属层；于该背胶元件的金属层表面进行薄化制程而成为一薄化金属层； 该背胶元件形成有多个开孔以露出该半导体芯片的电极垫； 于该背胶元件的薄化金属层表面及开孔中形成有一导电层； 于该导电层表面形成一阻层，且该阻层经图案化制程形成多个开孔以露出部份的导电层；于该阻层的开孔中的导电层表面形成电镀金属层；以及 移除该阻层及其所覆盖的导电层及薄化金属层，露出该背胶元件的介电层，从而以形成一由薄化金属层、导电层及电镀金属层所组成 的复合式线路层，并于该背胶元件介电层开孔中形成导电结构以供该 复合式线路层电性连接至该半导体芯片的电极垫。
13. 根据权利要求12所述的嵌埋半导体芯片的电路板结构的制法， 复包括于该介电层及复合式线路层表面形成一线路增层结构。
14. 根据权利要求12所述的嵌埋半导体芯片的电路板结构的制法， 该线路增层结构为多个背胶元件的介电层及复合式线路层所构成。
15. 根据权利要求14所述的嵌埋半导体芯片的电路板结构的制法， 其中，该线路增层结构中具有导电结构以电性连接至该形成于该复合 式线路层，且该线路增层结构外表面形成多个电性连接垫。
16. 根据权利要求15所述的嵌埋半导体芯片的电路板结构的制法， 复包括一防悍层形成于该线路增层结构表面，且该防焊层中形成多个 开孔以露出该电性连接垫。
17. 根据权利要求14所述的嵌埋半导电元件的电路板结构的制法， 其中，该线路增层结构包括至少一介电层、叠置于该介电层上的复合 式线路层，以及形成于该介电层中的导电结构。
18. 根据权利要求13所述的嵌埋半导体芯片的电路板结构的制法， 其中，该线路增层结构为多个介电层及线路层所构成，且该线路层是 由一导电层及电镀金属层所构成。
19. 根据权利要求18所述的嵌埋半导体芯片的电路板结构的制法， 该线路增层结构中具有导电结构以电性连接至该形成于该复合式线路 层，且该线路增层结构外表面形成多个电性连接垫。
20. 根据权利要求19所述的嵌埋半导体芯片的电路板结构的制法， 复包括一防焊层形成于该线路增层结构上，且该防焊层中形成多个开 孔以露出该电性连接垫。
21. 根据权利要求18所述的嵌埋半导电元件的电路板结构的制法， 其中，该线路增层结构包括至少一介电层、叠置于该介电层上的线路 层，以及形成于该介电层中的导电结构。
22. 根据权利要求12所述的嵌埋半导体芯片的电路板结构的制法， 该背胶元件是于一介电层表面压合金属层。
23. 根据权利要求12所述的嵌埋半导体芯片的电路板结构的制法， 该背胶元件是于一介电层表面以一黏着层结合金属层。
24. 根据权利要求12所述的嵌埋半导体芯片的电路板结构的制法， 其中，该介电层为预浸材。
全文摘要
本发明公开了一种嵌埋半导体芯片的电路板结构及其制法，其结构包括承载板，具有至少一贯穿的开口；半导体芯片，容置于该承载板的开口中，该半导体芯片具有主动面及非主动面，于该主动面具有多个电极垫；介电层，形成于该承载板与半导体芯片表面，且该介电层具有多个开孔以露出该半导体芯片的电极垫；以及复合式线路层，形成于该介电层上，该复合式线路层依序由薄化金属层、导电层及电镀金属层组成，且于该介电层开孔中形成有导电结构以供该复合式线路层电性连接至该半导体芯片的电极垫；从而可通过该介电层上形成的复合式线路层所具有坚固与较佳结合力的特性，以降低制程热效应所产生的翘曲。
文档编号H05K3/32GK101360393SQ20071013981
公开日2009年2月4日 申请日期2007年8月1日 优先权日2007年8月1日
发明者许诗滨 申请人:全懋精密科技股份有限公司