专利名称：布线基板,及其设计方法,和电子设备的制作方法
布线基板，及其设计方法，和电子设备
背景技术：
本发明的一个实施例涉及抑制面积增加的布线基板，该布线基板的设计方法，以及 电子设备。
布线基板的设计随着频率增加而已经变得困难。当ic驱动器的输出阻抗与传输线的
特性阻抗相同时，无反射噪声发生。然而，为获得阻抗匹配而调节传输线的阻抗将增加 线的宽度。虽然还有通过插入阻尼电阻器等等获得阻抗匹配的方法，必须接近于ic驱动 器插入电阻器，基板并且为了元件安装而在布线基板的表面上配线。这些产生布线基板 面积增加和元件成本增加的问题。
日本专利申请K0KAI公开号2001-127192公开了半导体器件安装基板，其中使得从电 极极基板中取出的线为窄并且具有不受由于阻抗失配而造成的反射的影响的长度，而使 得其它的元件中的配线为粗。
如上所述，当调节传输线的阻抗以获得阻抗匹配时，线宽度增加，因此布线基板的 面积增加。此外，为获得阻抗匹配而插入阻尼电阻器等等将增加布线基板的面积并且增 加成本。
另外，以上文献未能公开不受由于阻抗失配而造成的反射的影响的规定长度。
发明内容
本发明的目标是提供能够抑制面积和成本增加的布线基板，该布线基板的设计方法 ，以及具有能够抑制面积和成本增加的布线基板的电子设备。
根据本发明的方面，布线基板包含配备以在第一半导体芯片和第二半导体芯片之 间进行通信的传输线，其中传输线是由具有与第一半导体芯片的输出阻抗和第二半导体 芯片的输出阻抗的一个相配的特性阻抗的分布常数配线部，以及比分布常数配线部更窄 并且比能够被认为是集总常数电路的长度更短的集总常数配线部形成的。
根据本发明，有可能抑制布线基板面积增加和成本增加。
本发明另外的目标和优点将在随后的描述中被阐述，并且在某种程度上将从那些描
述中变得显而易见，或可以通过本发明的实践得知。本发明的目标和优点可以借助于以 下特别指出的工具与组合被实现并获得。
图l是表示根据本发明实施例的电子设备的结构的示例性立体图2是表示配备在图1中表示的电子设备内，并且其上安装半导体芯片的布线基板一 部分的结构的示例性的平面图3是表示将第一半导体芯片和第二半导体芯片之间的信号流提供给由仅图2中表示
的集总常数配线部形成的信号线的情况下，信号波形仿真结果的示例性的波形图4是表示将第一半导体芯片和第二半导体芯片之间的信号流提供给由仅图2中表示
的分布常数配线部形成的信号线的情况下，信号波形仿真结果的示例性的波形图5是表示将第一半导体芯片和第二半导体芯片之间的信号流提供给图2中表示的信
号线的情况下，信号波形仿真结果的示例性的波形图； 图6是表示传输线的变化例的图7是表示根据本发明实施例的布线基板设计方法的过程的示例性的流程图； 图8是表示能够被认为是集总常数电路的配线长度的计算方法的过程的示例性的流程
图9是表示微带配线的模型的示例性的图；以及 图10是表示条带配线模型的示例性的图。
具体实施例方式
以下将参考
根据本发明的各种的实施例。
首先，参考图l解释根据本发明实施例的电子设备的结构。电子设备被实现为能够由 电池驱动的笔记本型个人计算机IO。
图1是在显示单元被打开的状态下笔记本型个人计算机10的立体图。计算机10包含计 算机主体11和显示单元12。显示单元12装备有由液晶显示器(LCD) 17和背光形成的显示 面基板，并且LCD 17的显示屏幕被安置在显示单元12的大致中心位置。LCD 17是由透过 型液晶面基板形成的。
显示单元12由计算机主体11支持，并且附着于计算机主体ll，以致显示单元12在计
算机主体ll的顶表面暴露的开启位置和计算机主体ll的顶表面被覆盖的闭合位置之间可 旋转。计算机主体ll具有薄盒形的罩。计算机主体11的顶表面配备有键盘13,对计算机 10电源开/关的电源按钮14，输入操作面基板15，和触摸基板16,等等。
输入操作面基板15是输入对应于按钮的事件的输入装置，并具有多个启动各功能的 按钮。
图2是表示配备在图1中表示的电子设备内，并且其上安装半导体芯片的布线基板结 构的一部分的示例性的平面图。
第一半导体芯片31，第二半导体芯片32，第三半导体芯片33，以及第四半导体芯片 34安装在印刷电路基板30上。印刷电路基板30配备有信号线(传输线)40以在第一半导 体芯片31以及第二半导体芯片32之间进行通信。印刷电路基板30也配有信号线(传输线 )50以进行第三半导体芯片33和第四半导体芯片34之间的通信。
信号线40和50分别是由被认为是集总常数电路的集总常数配线部41和51，以及被认 为是分布参数电路的分布常数配线部42和52形成的。
分布常数配线部42的特性阻抗与第一半导体芯片31和第二半导体芯片32中的信号输 出端侧的半导体芯片的输出阻抗相配。分布常数配线部52的特性阻抗与第三半导体芯片 33和第四半导体芯片34中的信号输出端侧的半导体芯片的输出阻抗相配。
当第一半导体芯片31和第二半导体芯片32进行双向通信时，分布常数配线部42的特 性阻抗与第一半导体芯片31和第二半导体芯片32的输出阻抗相配。以同样方式，当第三 半导体芯片33和第四半导体芯片34进行双向通信时，分布常数配线部52的特性阻抗与第 三半导体芯片33和第四半导体芯片34的输出阻抗相配。
在集总常数配线部41和51中，输出端侧的半导体芯片的输出阻抗不与特性阻抗相配 。另外，集总常数配线部41和51的配线宽度比分布常数配线部42和52的配线宽度更窄。
图3表示当第一半导体芯片31和第二半导体芯片32之间的信号流提供给仅由集总常数 配线部41形成的信号线时信号波形的仿真结果。以同样方式，图4表示当第一半导体芯片 41和第二半导体芯片42之间的信号流提供给仅由分布常数配线部42形成的信号线时信号 波形的仿真结果。
如图3中表示的，当一对半导体芯片之间的连线长度短时，即使当配线部的特性阻抗 不与信号输出端上的半导体芯片的输出阻抗相配，反射噪声比信号上升更早地出现，对 信号不产生影响。这样的配线能够被认为是集总常数电路。然而，能够认为是集总常数
电路而设计的连线长度短，大部分实际的配线必须通过使用分布参数电路设计。
如图4中表示的，当半导体芯片的输出阻抗与传输线的特性阻抗相同时(当获得阻抗 匹配时)，无反射噪声出现。然而，为获得阻抗匹配而调节传输线的特性阻抗将增加配 线宽度。另外，虽然还有通过插入阻尼电阻器等等获得阻抗匹配的方法，必须接近于ic 驱动器插入电阻器，并且在用于元件安装的布线基板的表面上配备线。这些产生布线基 板面积增加和元件成本增加问题。
图5表示当第一半导体芯片31和第二半导体芯片32之间的信号提供给图2中表示的信
号线时信号波形的仿真结果。虽然有轻微的反射噪声，但是不影响运行。从而，有可能 减少反射噪声的影响，并且减少印刷电路基板的面积。
图2中表示的传输线能够被认为是分配常数电路。具有匹配阻抗的分布常数配线部42 和52分别与能够被认为是集总常数电路的集总常数配线部41和51结合，并且没有如图5中 表示的对信号的影响。因此，不必要插入阻尼电阻器等，即有可能抑制印刷电路基板面 积增加和元件成本增加。
如图6中表示的，集总常数配线部41和51的每一个可能被分成多个配线区域41A到41D ，并且每个分布常数配线部可能以同样方式被分成多个区域42A至42D。同样在这种情况 下，划分的配线区域41A至41D的总长度必须比能够被认为是集总常数电路的长度更短。
接下来，在下面参考图7的流程图解释以上布线基板的设计方法。
首先，计算能够被认为是集总常数电路的连线长度(歩骤Sll)。在其后，基于计算 出的连线长度排布集总常数配线部和分布常数配线部(步骤S12)。
接下来，在下面参考图8解释在步骤S11能够被认为是集总常数电路的连线长度的计 算的方法。
一般地，分布常数线和集总常数线之间没有清楚的边界。然而，当传输线的传输时 间相对于信号上升时间为短时，信号上升沿到达传输线的端并且反射在信号完全地升起 以前开始。因此，回响(ringing)出现少。
相反地，当传输线的传输时间相对于信号上升时间为长时，信号到达传输线的端并 且在信号上升之后出现反射。因此，回响出现。然而，同样在这种情况下，当获得阻抗 匹配时，反射出现少并且不出现回响。
信号上升时间Tr被从(在利用集成电路重点仿真程序[SPICE]模型或者I/0缓存信息 说明[IBIS]模型中说明的)IC缓存信息读取(歩骤S21)。因为传播速度"Vp =
1/V(LC)[m/s]"是基于传输线的电感L和电容C确定的，单位长度传输线的传输延迟时间 "Tpd = V(LC)[s]"被计算(步骤S22)。然后，近似的配线长度被确定为使传输延迟 时间"Tpd = V(LC)[s]"设置为比信号上升时间Tr更短(Tr〉Tpd)(步骤S23)。
为确定指定的配线长度，使用驱动器，接收器，和传输线的模型进行仿真(步骤S24 )。基于通过仿真计算的波形，确定可做得更窄的配线长度。
当设置分布常数配线部时，信号输出端上的半导体芯片的输出阻抗与分布常数配线 部42和52的特性阻抗相配。
在基板传输线中，特性阻抗取决于线宽度w，从固体导电层表面开始的距离H，以及 配备其间的绝缘材料的相对介电常数。基板传输线的实例是图9中表示的微带线和图10中 表示的带线。
图9中表示的微带线的模型具有接地面71，第一介质层72，第二介质层73，和微带线 74。第一介质层72的介电常数和厚度分别是erl和H。微带线74的厚度，顶宽，和底宽分 别是tp， Wt，和Wb。第二介质层73的介电常数是er2。从微带线74的表面开始的第二介 质层73的厚度是ts。
图10中表示的带线模型具有接地图案81，介质层82，带线83，和电路图形84。介质 层82的介电常数是er。从接地图案81的底面开始的带线83的底面的高度是H2。从带线83 的表面丌始的介质层82的厚度是H1。带线83的顶宽和底宽分别是Wh和Wt。
通常，虽然输出阻抗能够根据基于描述半导体芯片的输入/输出缓冲器的数据说明的 1/0缓存信息指定(IBIS)模型的缓存的V-I曲线斜率决定，但输出电阻是通过使用仿真 确定的。
本领域技术人员将容易地想起附加的优点和修饰。因此，本发明以其更宽的方式不 局限于在本文中显示和说明的细节和代表性的实施例。相应地，各种的修饰在没有背离 如附上的权利要求及其等价物所限定的总的发明构思的精神或范围的情况下可以被作出
权利要求
1. 一种布线基板，其特征在于，包含配备以进行第一半导体芯片(31)和第二半导体芯片(32)之间的通信的传输线(40)，所述传输线(40)是由具有与所述第一半导体芯片(31)的输出阻抗和所述第二半导体芯片(32)的输出阻抗中的一个相配的特性阻抗的分布常数配线部(42)，和比所述分布常数配线部更窄并且比能够被认为是集总常数电路的长度更短的集总常数配线部(41)形成的。
2. 如权利要求l所述的布线基板，其特征在于，所述集总常数配线部(41)的特性阻 抗不与所述第一半导体芯片(31)的输出阻抗和所述第二半导体芯片(32)的输出阻抗中 的一个相配。
3. 如权利要求1所述的布线基板，其特征在于，集总常数配线部(41)具有多个分割 配线区域(41A， 41B， 41C,和41D)，并且所述分割配线区域(41a， 41B， 41C，和41D) 的总长度比能够被认为是集总常数电路的长度更短。
4. 一种其上安装第一半导体芯片和第二半导体芯片并且具有连接所述第一半导体芯片 和所述第二半导体芯片的传输线的布线基板的设计方法，其特征在于，包含基于所述第一半导体芯片和所述第二半导体芯片的规格，计算能够被认为是集总常数 电路的长度；以及设置具有比所计算得到的长度更短的配线长度的集总常数配线部，以及具有与所述第 一半导体芯片的输出阻抗和所述第二半导体芯片的输出阻抗中的一个相配的阻抗并且具有 比所述集总常数配线部的线宽度更大的分布常数配线部。
5. 如权利要求4所述的方法，其特征在于，能够被认为是集总常数电路的长度的计算 包括获得从所述第一半导体芯片和所述第二半导体芯片输出的信号的上升时间，作为所述 第一半导体芯片和所述第二半导体芯片的规格；基于传输线的电感L和电容C，计算所述传输线的单位长度的传输延迟时间"Tpd 二 V (LC) [s]";基于所述上升时间和所述传输延迟时间Tpd，计算能够被认为是集总常数电路的近似 的长度；以及基于所述近似的长度、所述第一半导体芯片和所述第二半导体芯片的规格、以及所述 传输线的模型进行仿真，以计算能够被认为是集总常数电路的长度。
6. 如权利要求4所述的方法，其特征在于，所述上升时间从所述第一半导体芯片和所 述第二半导体芯片的包括集成电路重点仿真程序(SPICE)模型或者I/0缓存信息说明( IBIS)模型的模型中描述的缓存信息中读取。
7. —种电子设备，其上安装第一半导体芯片(31)以及与所述第一半导体芯片(31) 进行通信的第二半导体芯片(32)，其特征在于，其包含配备以进行所述第一半导体芯片(31)和所述第二半导体芯片(32)之间的通信的配线(40)，所述配线(40)是由具有 与所述第一半导体芯片(31)的输出阻抗和所述第二半导体芯片(32)的输出阻抗中的一 个相配的特性阻抗的分布常数配线部(42)，以及比所述分布常数配线部(42)更窄并且 比能够被认为是集总常数电路的长度更短的集总常数配线部(41)形成的。
8. 如权利要求7所述的电子设备(10)，其特征在于，所述集总常数配线部(41)的 特性阻抗不与所述第一半导体芯片(31)的输出阻抗和所述第二半导体芯片(32)的输出 阻抗中的一个相配。
9. 如权利要求7所述的电子设备(10)，其特征在于，所述集总常数配线部(41)具 有多个分割配线区域(40A， 40B, 40C，和40D)，并且分割配线区域(41A, 41B， 41C， 和41D)的总长度比能够被认为是集总常数电路的长度更短。
全文摘要
本发明提供一种布线基板，其中，配备以进行第一半导体芯片(31)和第二半导体芯片(32)之间的通信的传输线(40)是由具有与第一半导体芯片(31)的输出阻抗和第二半导体芯片(32)的输出阻抗的一个相配的特性阻抗的分布常数配线部(42)，和比分布常数配线部(42)更细并且比能够被认为是集总常数电路的长度更短的集总常数配线部(41)形成的。
文档编号H05K1/02GK101378044SQ20081021045
公开日2009年3月4日 申请日期2008年8月13日 优先权日2007年8月29日
发明者辻村俊博 申请人:株式会社东芝