专利名称：Fpd模块组装装置的制作方法
技术领域：
本发明涉及一种由多个处理台构成、依次输送显示基板并在该显示基板上安装电子部件来组装FPD模块的FPD模块组装装置。
背景技术：
以往，经由构成FPD模块组装装置的多个处理台，在液晶、等离子体等FPD(Flat Panel Display 平板显示器)的显示基板周围连接或者安装各种电子部件。作为电子部件的一个具体例，列举驱动IC的装载、COF(Chip on Film 覆晶薄膜)、FPC(Flexible Printed Circuit 柔性印刷线路板)等所谓的TAB(Tape Automated Bonding 卷带自动结合)以及外围基板(PCB =Printed Circuit Board 印刷 电路板)。作为该FPD模块组装装置进行的处理工序，例如具有以下工序(1)端子清洁工序，对显示基板端部的TAB粘贴部进行清洁；以及(2)ACF工序，在清洁后的显示基板端部粘贴各向异性导电膜(ACF Anisotropic Conductive Film)。还具有以下工序(3)装载工序，将TAB、IC对准并装载至显示基板上粘贴有ACF的位置处；以及(4)压接工序，通过对装载的TAB、IC进行热压接，来利用ACF固定TAB、IC。还包括(5) PCB工序，在该PCB工序中， 在TAB的与显示基板相连接一侧的相反侧的端部粘贴装载预先粘贴有ACF的PCB。经过如上所述的一系列工序，设置在显示基板上的电极与设置在TAB、IC等上的电极之间被热压接，经由ACF内部的导电性粒子而电连接。此外，与此同时地，通过ACF基材树脂的固化而将显示基板与TAB、IC等机械接合。另外，在专利文献1中记载有如下技术按进行处理的工序顺序排列多个处理台， 通过从上游侧向下游侧依次输送显示基板来在显示基板上安装电子部件。此外，在该专利文献1所记载的技术中，显示基板的输送路径由一条路径构成。专利文献1 日本特开2008-16594号公报
发明内容
发明要解决的问题近年来，为了削减以液晶面板为代表的FPD模块的成本，对减少TAB数量、IC数量的技术进行了各种究研。并且，当TAB数量、IC数量减少时，装载TAB、IC的处理时间缩短。 然而，固定TAB、IC的压接工序、粘贴装载PCB的PCB工序与TAB数量、IC数量无关，是依赖于一次压接时间和连接时间的处理台，因此难以缩短其处理时间。因此，在如专利文献1所记载的显示基板的输送路径为一条的FPD模块组装装置的情况下，由于装载TAB、IC的装载工序与压接工序和PCB工序的处理时间不同，因此在进行压接工序和PCB工序之前产生了等待时间。其结果是具有如下问题扰乱了生产节拍平衡，难以有效地生产FPD模块。另外，不仅研究了减少TAB数量、IC数量的技术，还研究了减少PCB数量的技术。 因此，例如在为了连接三片PCB而具有三台PCB连接处理台的生产线上具有如下问题当要连接的PCB数量减少时，剩余的两台PCB连接处理台变成是多余的。考虑到上述问题点，本发明旨在提供一种能够防止由于难以缩短处理时间的压接工序和PCB工序而扰乱生产线节拍并且不会产生由于TAB、PCB数量减少而多余的处理台的 FPD模块组装装置。用于解决问题的方案为了解决上述问题并达到本发明的目的，本发明的FPD模块组装装置按处理工序顺序从上游向下游排列配置处理台，将显示基板从上游侧依次输送至下游侧并在显示基板上安装电子部件。并且，该FPD模块组装装置具有进行相同处理的多个处理台。该多个处理台具备第一缓冲处理台，该第一缓冲处理台配置在多个处理台中的上游侧，在进行相同处理的多个处理台的处理时间比装置整体的生产线节拍长的情况下，该第一缓冲处理台不进行处理，只进行显示基板的输送处理，并能够使显示基板暂时等待。多个上述处理台具有输送单元，其将由比多个上述处理台更靠近上游侧的处理台进行的处理结束后的上述显示基板依次输送到多个上述处理台中的处于空闲状态的最下游侧的处理台。发明的效果根据本发明的FPD模块组装装置，配置多个进行相同处理的处理台，将由比该多个处理台更靠近上游侧的处理台进行的前工序处理结束后的显示基板输送到最下游侧的处理台。因此，能够使接下来要输送的显示基板不在上游侧的处理台中等待而输送至多个处理台或者第一缓冲处理台。其结果是能够防止生产节拍混乱，并能够实现作业效率的提高。并且，通过设置进行使显示基板暂时等待的缓冲动作的第一缓冲处理台，能够调整显示基板的输送定时。其结果是能够使输送定时接近最佳的节拍平衡，并能够实现FPD 模块组装效率的提高。另外，通过将多个处理台中的至少一个处理台用作缓冲处理台，不会由于要连接的PCB的数量减少而产生多余的处理台，并且能够实现FPD模块组装的高速化。
图1是示意性地表示本发明的FPD模块组装装置的实施方式例的俯视图。图2是表示FPD模块的俯视图。图3是对本发明的FPD模块组装装置的实施方式例所涉及的处理台的动作进行说明的说明图。图4是对本发明的FPD模块组装装置的实施方式例所涉及的处理台的动作进行说明的说明图。附图标记说明1 组装装置；40A 第一正式压接处理台；40B 第二正式压接处理台；50A 第一 PCB连接处理台(第一缓冲处理台)；50B 第二PCB连接处理台；50C 第三PCB连接处理台； 50D:第四PCB连接处理台(第二缓冲处理台)；52A、52B、52C 输送台(输送单元)；100 显示基板；105 =TAB ； 106 =PCB J1 生产线节拍;T2 短节拍；T3 长节拍;Τ4 排出节拍；Tb 缓冲时间；Tp 处理时间；Ts 输送时间。
具体实施例方式下面，参照图1至图4说明本发明的FPD模块组装装置的实施方式例。此外，在各图中对相同的部件附加了相同的附图标记。另外，本发明并不限定于下面的方式。此外，按下面的顺序进行说明。1.FPD模块组装装置的结构例2. FPD模块组装装置的动作1.FPD模块组装装置的结构例首先，参照图1和图2说明本发明的FPD模块组装装置的实施方式例(下面称为 “本例”)。图1是示意性地表示FPD模块组装装置的俯视图，图2是表示FPD模块的俯视图。如图1所示，本例的FPD模块组装装置1是在从上游(图1的左侧)向下游侧(右侧)依次输送液晶、等离子体等的FPD显示基板100的同时组装FPD模块P的组装生产线
直ο在此，如图2所示，通过本例的组装装置1而组装的FPD模块P在形成为大致长方形状的显示基板100的短边安装有三片TAB 105，并且在长边安装有六片TAB 105。另外， 该TAB 105上装载有IC芯片103，在显示基板100的长边侧连接有一片PCB106。另外，显示基板100由滤色器基板101、TFT(Thin Film Transistor 薄膜晶体管) 阵列基板102以及封装在滤色器基板101与TFT阵列基板102之间的液晶构成。然而，安装到显示基板100的TAB 105的数量并不限定于上述的数量，例如也可以在显示基板100的长边安装四片TAB105。组装装置1具有端子清洁处理台10、两个ACF粘贴处理台20A、20B以及电子部件装载处理台30。并且，该组装装置1具有两个正式压接处理(本圧着処理)台40A、40B以及三个PCB连接处理台50A、50B、50C。这样，该组装装置1从上游向下游按工序顺序排列配置了九台处理台10 50C。此外，该FPD模块组装装置1原本能够在显示基板100上连接三片PCB 106，从而设置有三台PCB连接处理台。另外，九台处理台10 50C分别被具有安全罩作用的壳体15、25A、25B、35、45A、 45B、55A、55B、55C 覆盖。并且，该九台处理台10 50C分别具有保持显示基板100的保持台11、21A、21B、 31、41A、41B、51A、51B、51C。并且，各处理台 10 50C在由保持台 11、21A、21B、31、41A、41B、 51A、51B、51C保持显示基板100的状态下对显示基板100实施处理。另外，九台处理台10 50C具有作为输送单元的输送台12、22A、22B、32、42A、42B、 52A、52B、52C。输送台12、22A、22B、32、42A、42B、52A、52B、52C保持实施处理后的显示基板 100并输送至相邻的处理台。利用该输送台12 52C，将显示基板100从端子清洁处理台 10依次输送至第三PCB连接处理台50C并进行安装处理。此外，在本例中针对设置了九台处理台的例子 进行了说明，但是处理台的台数可以根据对显示基板100实施的工序数而适当地进行设定。另外，还可以设置一条输送导轨， 该输送导轨以能够使处理台的输送台移动的方式支承各处理台的输送台。端子清洁处理台10是对显示基板100的要安装TAB 105的端部进行清洗的处理台。该端子清洁处理台10具有端子清洁头部13和导轨部14，该端子清洁头部13清洗显示基板100的端部，该导轨部14以能够使端子清洁头部13移动的方式支承端子清洁头部 13。导轨部14与由保持台11保持的显示基板100的一边大致平行地进行配置。端子清洁头部13通过在导轨部14上移动来与显示基板100的长边或短边大致平行地移动。这样，由该端子清洁头部13对由保持台11保持的显示基板100的长边和短边侧进行污垢的擦拭处理。另外，输送台12将实施处理后的显示基板100输送至第一 ACF粘贴处理台20A。此外，在本例中，对通过一台端子清洁处理台10实施显示基板100的长边和短边的清洁处理的例子进行了说明，但是并不限定于此。例如，也可以配置只对显示基板100的长边进行处理的处理台和只对短边进行处理的处理台。第一 ACF粘贴处理台20A是在显示基板100的短边侧粘贴ACF的处理台。另外， 第二 ACF粘贴处理台20B是在显示基板100的长边侧粘贴ACF的处理台。第一 ACF粘贴处理台20A和第二 ACF粘贴处理台20B分别具有对显示基板100粘贴ACF的两个ACF粘贴头部23、23以及导轨部24。并且，两个ACF粘贴头部23、23在相互不过于接近的范围内在导轨部24上移动，来对保持在保持台21A、21B上的显示基板100实施ACF的粘贴处理。并且，在卷带更换过程中等一个头不工作时，通过仅使另一个头运转，能够防止卷带更换时等产生生产线的生产率降低。此外，在本例中，针对设置有两个头的例子进行了说明，但是根据进行处理的显示基板100的尺寸、头的宽度等，可以只设置一个头，或者也可以设置三个以上的头。电子部件装载处理台30是在显示基板100的短边和长边上装载TAB 105的处理台。该电子部件装载处理台30具有两个电子部件装载头部33、33以及导轨部34。两个电子部件装载头部33、33通过在导轨部34上进行移动，来对保持在保持台31上的显示基板 100的长边侧和短边侧进行TAB 105的装载处理。此外，在本例中，说明了设置有COF提供装置80的例子，但是并不限定于此，根据安装在显示基板100上的TAB不同，也有时设置IC提供装置。并且，对设置了一台电子部件装载处理台30的例子进行了说明，但是并不限定于此。例如，也可以分开设置对显示基板100的短边侧进行处理的处理台和对长边侧进行处理的处理台。第一正式压接处理台40A和第二正式压接处理台40B是将所装载的TAB 105正式压接至显示基板100的处理台。这两个正式压接处理台40A、40B具有将TAB 105正式压接至显示基板100的正式压接头部43。正式压接头部43是能够对装载于显示基板100端部的多个TAB 105—并进行加压和加热的压接工具。并且，第一正式压接处理台40A对显示基板100的短边侧进行正式压接TAB 105 的处理，第二正式压接处理台40B对显示基板100的长边侧进行正式压接TAB 105的处理。 由第二正式压接处理台40B实施处理后的显示基板100通过输送台42B被输送至下游侧的第一 PCB连接处理台50A。三个PCB连接处理台50A、50B、50C是实施将PCB 106连接至显示基板100的处理的处理台。第一 PCB连接处理台50A配置在三个PCB连接处理台50A、50B、50C中的最上游侧。第三PCB连接处理台50C配置在三个PCB连接处理台50A、50B、50C中的最下游侧。并
6且，第二 PCB连接处理台50B配置在第一 PCB连接处理台50A与第三PCB连接处理台50C 之间。三个PCB连接处理台50A、50B、50C分别具有将PCB 106连接至设置在显示基板 100的长边侧的TAB 105的连接头部53。此外，第一 PCB连接处理台50A可以不对显示基板100进行PCB 106的连接处理， 而只进行向下游侧的第二 PCB连接处理台50B输送显示基板100的输送动作。并且，第一 PCB连接处理台50A具有使从第二正式压接处理台40B输送来的显示基板100暂时等待的缓冲时间TB(参照图3)。S卩，该第一 PCB连接处理台50A具有作为进行缓冲动作的缓冲处理台的功能。这样，在本例的FPD模块组装装置1中，将三个PCB连接处理台50A、50B、50C中的上游侧的第一 PCB连接处理台50A用作缓冲处理台。这样，可以有效地利用以往由于要连接至显示基板100的PCB 106的数量减少而成为多余的处理台。其结果是无需根据PCB 106数量的变化来变更生产线的结构就能够进行组装处理，并能够实现FPD模块组装的高速化。另外，对于显示基板100，仅利用第二 PCB连接处理台50B和第三PCB连接处理台 50C中的某一个处理台进行PCB 106的连接处理。然后，第三PCB连接处理台50C的输送台 5IC将连接了 PCB 106的显示基板100、即FPD模块P排出。2. FPD模块组装装置的动作接着，参照图3和图4说明本例的FPD模块组装装置1中的三个PCB连接处理台 50A、50B、50C的动作。图3和图4是说明PCB连接处理台的动作的说明图。在该图3和图 4中，纵轴表示时间，横轴表示显示基板的位置。在此，在本例的FPD模块组装装置1中，端子清洁处理台10的处理时间是25秒，第
一ACF粘贴处理台20A的处理时间是20秒，第二 ACF粘贴处理台的处理时间是25秒。另外，电子部件装载处理台30的处理时间是25秒，第一正式压接处理台40A和第二正式压接处理台40B的处理时间是22秒。并且，FPD模块组装装置1的生产线节拍T1被设定为25秒。此外，在三个PCB连接处理台50A 50C中，向相邻的PCB连接处理台50B、50C输送显示基板100的输送时间Ts是19秒，连接PCB 106的处理时间Tp是四秒。首先，如图3所示，第二正式压接处理台40B中的处理结束后的第一显示基板IOOa 被输送至作为第一缓冲处理台的第一 PCB连接处理台50A。对输送至该第一 PCB连接处理台50A的第一显示基板IOOa不进行处理而经过第
二PCB连接处理台50B输送到配置在最下游侧的第三PCB连接处理台50C。向相邻的处理台输送显示基板的输送时间Ts是19秒，因此输送到第三PCB连接处理台50C需要38秒。配置在最下游侧的第三PCB连接处理台50C花费处理时间TP、即四秒对该第一显示基板IOOa进行PCB 106的连接。然后，当由第三PCB连接处理台50C进行的PCB 106的连接处理结束时，排出第一显示基板100a。接着，从第一显示基板IOOa被输送到第一 PCB连接处理台50A起经过25秒之后， 从第二正式压接处理台40B向第一 PCB连接处理台50A输送第二显示基板100b。此时，第一显示基板IOOa已被输送到第二 PCB连接处理台50B。因此，第二显示基板IOOb不会在第二正式压接处理台40B停留而能够从第二正式压接处理台40B排出。第二显示基板IOOb被从第一 PCB连接处理台50A输送到最下游侧并且处于空闲状态的处理台。即，第二显示基板IOOb被输送到第二 PCB连接处理台50B，进行PCB 106的连接处理。然后，PCB 106的连接处理结束后的第二显示基板IOOb被输送到第三PCB连接处理台50C，并从该第三PCB连接处理台50C排出。之后，以生产线节拍T1、本例中25秒为间隔，从第二正式压接处理台40B向第一 PCB连接处理台50A依次输送第三显示基板100c、第四显示基板100d。第一 PCB连接处理台50A具有使显示基板100暂时等待的缓冲时间TB。因此，在第二 PCB连接处理台50B对第二显示基板IOOb进行的PCB 106的连接处理结束之前，第三显示基板IOOc在第一 PCB 连接处理台50A中等待大约4秒。并且，由于输送时间Ts是19秒，生产线节拍T1是25秒，因此在从第二正式压接处理台40B排出第四显示基板IOOd时，第三显示基板IOOc已被输送至第二 PCB连接处理台 50B。由此，可以空出第一 PCB连接处理台50A，从而在第一 PCB连接处理台50A中能够接纳在第二正式压接处理台40B中结束处理的第四显示基板100d。其结果是能够防止第四显示基板IOOd在第二正式压接处理台40B中停留而扰乱生产线节拍1\。另外，由于最下游侧的第三PCB连接处理台50C处于空闲状态，因此第三显示基板 IOOc经过第二 PCB连接处理台50B被输送到第三PCB连接处理台50C实施处理。此外，第四显示基板IOOd被从第一 PCB连接处理台50A输送至第二 PCB连接处理台50B实施处理。然后，在从第三PCB连接处理台50C排出第二显示基板IOOb的29秒之后，从第三 PCB连接处理台50C排出第三显示基板100c。另外，在从第三PCB连接处理台50C排出第三显示基板IOOc的21秒之后，从第三PCB连接处理台50C排出第四显示基板IOOd(参照图4)。接着，第五显示基板IOOe与第三显示基板IOOc同样地，在第一 PCB连接处理台 50A中等待缓冲时间TB。然后，如图4所示那样被输送到第三PCB连接处理台50C实施处理(参照图4)。之后，如上所述，在第一 PCB连接处理台50A中进行输送处理和缓冲动作。并且， 在第二和第三PCB连接处理台50B、50C中交替地重复进行输送动作和连接动作，由此对依次输送的显示基板IOOf IOOj进行处理。另外，不会使在第二正式压接处理台40B中结束处理的显示基板100在第二正式压接处理台40B中停留而被第一 PCB连接处理台50A接纳。并且，不会由于处理时间Tp比生产线节拍T1长的PCB连接处理台而扰乱生产线节拍T1,从而可以组装FPD模块P。另外，如图4所示，如果定时稳定，则组装得到的FPD模块P以短节拍T2和长节拍 T3交替重复的方式从第三PCB连接处理台50C排出。在本例中，短节拍T2是21秒，长节拍 T3是29秒，平均节拍是25秒。因此，能够以与组装装置1的生产线节拍T1相同的时间排出FPD模块P。另外，也可以在第三PCB连接处理台50C的下游侧设置作为第二缓冲处理台的第四PCB连接处理台50D来使排出的间隔固定。如图4所示，在该第四PCB连接处理台50D中不对显示基板100进行PCB的连接处理，只进行排出处理。并且，第四PCB连接处理台50D进行使从第三PCB连接处理台50C输送来的显示基板100暂时等待的缓冲动作，从而调整排出的定时。由此，能够使排出节拍 T4固定，能够以与生产线节拍T1相同的间隔排出显示基板100、即组装得到的FPD模块P。另外，在本例中，对使第一PCB连接处理台50A作为缓冲处理台进行动作的例子进行了说明，但是并不限定于此。例如，也可以根据FPD模块P的结构、对显示基板100安装 TAB 105的内容、条件来进行PCB 106的连接处理。由此，能够省去根据要安装到显示基板上的电子部件的数量、安装位置进行生产线的重组的麻烦。如上所述，在本发明的FPD模块组装装置中，配置多个PCB连接处理台，并设置有不进行连接处理而进行缓冲动作的缓冲处理台。由此，能够防止由于处理时间比其它处理台的处理时间长的PCB连接处理台而扰乱生产线节拍，并能够实现生产效率的提高。 并且，通过在最下游侧配置第二缓冲处理台，不仅能够调整节拍平衡，还能够以一致的间隔排出组装得到的FPD模块。其结果是能够接近最佳的节拍平衡，并能够防止生产率降低。此外，本发明并不限定于上述内容以及附图示出的实施方式，能够在不脱离权利要求书所记载的发明宗旨的范围内实施各种变形。例如，在上述的实施例中说明了应用于 PCB连接处理台的例子，但是并不限定于此，也可以应用于进行TAB压接的正式压接处理台。
权利要求
1.一种FPD模块组装装置，按处理工序顺序从上游向下游排列配置处理台，将显示基板从上游侧依次输送至下游侧并在上述显示基板上安装电子部件，该FPD模块组装装置的特征在于，具有进行相同处理的多个处理台，多个上述处理台包括第一缓冲处理台，该第一缓冲处理台配置在多个上述处理台中的上游侧，在进行相同处理的多个上述处理台的处理时间比装置整体的生产线节拍长的情况下，该第一缓冲处理台不进行处理，只进行上述显示基板的输送处理，并能够使上述显示基板暂时等待，多个上述处理台具有输送单元，该输送单元将由比多个上述处理台更靠近上游侧的处理台进行的处理结束后的上述显示基板依次输送到多个上述处理台中的处于空闲状态的最下游侧的处理台。
2.根据权利要求1所述的FPD模块组装装置，其特征在于，设置有第二缓冲处理台，该第二缓冲处理台配置在多个上述处理台的下游侧，只进行上述显示基板的输送处理来调整排出上述显示基板的定时。
3.根据权利要求1或2所述的FPD模块组装装置，其特征在于，多个上述处理台是将TAB压接固定至上述显示基板的正式压接处理台和/或将PCB连接至上述显示基板的PCB连接处理台。
4.根据权利要求1或2所述的FPD模块组装装置，其特征在于，上述显示基板在多个处理台中的某一个处理台中被实施处理。
5.根据权利要求3所述的FPD模块组装装置，其特征在于，上述显示基板在多个处理台中的某一个处理台中被实施处理。
6.根据权利要求1或2所述的FPD模块组装装置，其特征在于，多个上述处理台交替地进行上述显示基板的输送动作和对上述显示基板进行处理的处理动作。
7.根据权利要求3所述的FPD模块组装装置，其特征在于，多个上述处理台交替地进行上述显示基板的输送动作和对上述显示基板进行处理的处理动作。
8.根据权利要求4所述的FPD模块组装装置，其特征在于，多个上述处理台交替地进行上述显示基板的输送动作和对上述显示基板进行处理的处理动作。
9.根据权利要求5所述的FPD模块组装装置，其特征在于，多个上述处理台交替地进行上述显示基板的输送动作和对上述显示基板进行处理的处理动作。
全文摘要
本发明提供一种FPD模块组装装置。能够防止难以缩短处理时间的压接工序和PCB工序扰乱生产线节拍。FPD模块组装装置具备进行相同处理的多个处理台(50B、50C)、第一缓冲处理台(50A)以及输送单元(52A、52B、52C)。第一缓冲处理台(50A)配置在多个处理台(50B、50C)的上游侧，只进行显示基板(100)的输送处理，并具有使显示基板(100)暂时等待的缓冲时间(TB)。并且，输送单元(52A、52B、52C)将显示基板(100)依次输送到多个处理台(50B、50C)以及第一缓冲处理台(50A)中的处于空闲状态的最下游侧的处理台。
文档编号H05K13/00GK102170768SQ20111003475
公开日2011年8月31日 申请日期2011年1月31日 优先权日2010年2月8日
发明者玉本淳一, 铃木昌光 申请人:株式会社日立高新技术