专利名称：分路保护电路及其方法
技术领域：
本发明通常涉及电子学领域，尤其涉及形成半导体器件和结构的方法。
背景技术：
过去，电子エ业使用发光二极管(LEDs)用于多种应用。发光二极管的改进改善了效率并增强了发光二极管的发光能力以及导致应用増加。在一些应用中，几个发光二极管串联连接在一起以提供较高强度的光输出。在这样的应用中，若发光二极管之一故障处于开路状态，那么电流不再流到其余的发光二极管，因此任何发光二极管都没有光产生。在一些情况下，齐纳ニ极管与每ー发光二极管并联连接，以当所述发光二极管变成开路时提供可替换的电流通路。齐纳ニ极管具有大于发光二极管的正向电压的反向电压或齐纳电压，从而当发光二极管工作时，齐纳ニ极管不传导电流，尽管ー些漏电流可流过齐纳ニ极管。若发光二极管故障并变成开路，那么齐纳ニ极管正向偏压，并开始传导应由发光二极管传导的电流。由于齐纳ニ极管比发光二极管具有更高的电压降，并传导相同量的电流，因此齐纳ニ极管必须比发光二极管具有更高的功率耗散能力以阻止损害齐纳ニ极管。例如，发光二极管通常具有约3V到4V的正向电压。因此，并联连接的齐纳ニ极管必须具有大于3V到4V的反向电压。一般，齐纳ニ极管的反向电压高很多以当发光二极管正常工作时最小化通过齐纳ニ极管的漏电流。因此，齐纳ニ极管通常具有6V到8V的反向电压，其需要齐纳ニ极管具有的最大额定功率耗散率约为发光二极管的最大额定功率耗散的两倍。越高的功率耗散通常增加发光二极管系统的成本。因此，齐纳ニ极管两端较高的电压降限制了可能故障而仍保持其余的发光二极管工作的发光二极管的数量。因此，期望具有一种保护电路，所述保护电路具有不大于发光二极管的正向电压的工作电压降以及具有较低的成本。
图I示意性地示出具有根据本发明的分路保护电路的发光二极管系统的一部分的实施方式；图2示出根据本发明的图I的分路保护电路的一部分的放大的横截面图；图3示出根据本发明的图I的分路保护电路的一部分的放大的平面图；图4为具有曲线图的图，其示出根据本发明的图I的分路保护电路的电压-电流特性曲线；以及图5示意性地示出具有根据本发明的另一分路保护电路的发光二极管系统的ー部分的实施方式，所述另一分路保护电路为根据本发明的图I的分路保护电路的可替换实施方式。
为了说明的简单且清晰，附图中的元件不一定按照比例绘制，以及不同附图中的相同标号表示相同的元件。另外，省略公知的步骤和元件的说明和细节以简化说明。如本说明书中所使用的，载流电极意为器件的ー种元件所述元件承载通过所述器件的电流，例如金属氧化物半导体(MOS)晶体管的源极或漏极、或双极晶体管的发射极或集电极、或ニ极管的阴极或阳极，以及控制电极意为器件的一种元件所述元件控制通过所述器件的电流，例如MOS晶体管的栅极、或双极晶体管的基板。尽管所述器件在本说明书中解释为某些N沟道或P沟道器件，然而本领域的普通技术人员应理解，根据本发明，互补的器件也是可能的。本领域的技术人员应理解，本说明书中所使用的词语期间(during)、同时(while)、当(when)并不是严格术语，所述严格术语意味着在启动动作下立即发生动作，而是在由启动动作所启动的反应之间有一些小但合理的延迟，例如传播延迟。为了附图清晰，器件结构的掺杂区示出为具有大体直线的边缘和精确角度的拐角。然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，掺杂区的所述边缘通常可能并不是直线，以及所述拐角可能并没有精确的角度。
具体实施例方式图I不意性地不出发光二极管(LED)的发光系统10的实施方式的一部分,其包括分路保护电路25。系统10 —般包括多个发光二极管，例如发光二极管20-23，其串联连接以提供期望的光強度或光模式。系统10通常在功率输入11和功率返回端(return) 12间接收DC电压，例如自电池或其它DC电源接收。返回端12通常连接到公共回路电势，例如地。电流源13被耦接以接收自输入11的功率，并产生流经所有发光二极管22-23的恒定电流14。分路保护电路25构造成提供在故障处于开路状态的任何发光二极管20-23周围的可替换的电流通道。电路25为两端子半导体器件，具有第一端子32和第二端子33，其帮助电路25与任何发光二极管20-23并联连接。电路25包括一对背对背ニ极管26和27、电阻器29和金属氧化物半导体选通可控硅整流器(MOS gated SCR) 28。图2示出图I的说明中所解释的电路25的一部分的实施方式的放大的横截面图。图3示出电路25的MOS选通SCR28的一部分的实施方式的放大的平面图。此说明參考图I、图2和图3。ニ极管26和27、电阻器29和MOS选通SCR28在半导体基片40上形成。基片40通常包括大块半导体基片(bulk semiconductor) 41,其具有形成在大块半导体基片41的表面上的外延层42。基片40具有第一表面43以及还具有第二表面，所述第二表面具有在其上形成的导体材料74以提供与端子32的电接触。在优选实施方式中，基片41为重掺杂P型基片，以及层42为N型外延层。然而，在一些实施方式中，层42可例如通过掺杂基片41的一部分来形成为在基片41内的阱区。层42 —般具有约1E15到1E18 atoms/cm3(原子/厘米3)的峰值掺杂浓度。图2和图3示出MOS选通SCR28的实施方式，其使用多个晶体管単元，其每ー个形成为跨基片40的表面43延伸的条带，例如为晶体管単元37和晶体管単元38。通常通过箭头标识的晶体管単元37和38并联连接在一起，从而每一単元操作作为MOS晶体管，以及互连的ー组单元功能作为单独的大的MOS晶体管。基于晶体管的单元对于本领域的技术人员是公知的。本领域的技术人员还公知，不同几何形状的结构，例如圆形或六边形，可用于形成各単元，来代替条带结构，或可替换地，可使用仅ー个単元。単元37包括第一掺杂区47，其形成为跨表面43延伸的条带。区域47通常具有的导电类型与层42的导电类型相反，具有约1E15到lE18atoms/cm3的峰值掺杂浓度。在区域47内，另外的掺杂区48形成为与区域47同轴延伸的条带。区域48通常具有的导电类型与区域47的导电类型相反，其具有约1E15到lE18atomS/cm3的峰值掺杂浓度。掺杂区50形成为延伸通过区域48以接触区47。区域50通常具有与区域47相同的导电类型，其具有约1E17到lE19atomS/cm3的更高的峰值掺杂浓度。区域47、48和50通常形成为自表面43延伸进基片40。相似地，単元38包括类似于区域47的掺杂区44。区域44形成为另一条带，所述条带与区域47平行延伸，并间隔开ー距离以支持电流流过层42。掺杂区45类似于区域48，在区域44内形成。如下面进ー步所示，区域45和48功能作为由单元37和38形成的MOS晶体管的源极区，以及区域44和47功能作为相应的晶体管単元的主体。掺杂区50提供主体触点，所述主体触点用于电接触区域47的主体。如图3所示，其它的主体触点，例如类似于区域50的掺杂区51、59和60在区域45和48内的不同位置形成，并通过区域45和48延伸以接触相应的区域44和47。区域50、51、59和60的各主体触点分隔开ー距离76，这在下面进ー步可见到。交迭区域48的一部分、区域45的一部分以及区域42在其间的部分，形成第一栅极结构55。栅极结构55包括栅极绝缘体52，所述栅极绝缘体52在表面43形成，交迭区域48的一部分，并跨区域47和层42的一部分延伸，也叠加在区域44和45的一部分上。栅极导体53，例如掺杂的多晶硅或金属硅合金，在绝缘体52上形成。交迭导体53和绝缘体52，形成另ー绝缘体54，以使导体53与其它导体绝缘。交迭区域45的一部分和区域44的一部分，其在与栅极结构55相対的区域44的ー侧上，形成第二栅极结构63。栅极结构63包括栅极绝缘体56、栅极导体57和另ー绝缘体58，其类似于相应的绝缘体52、导体53和绝缘体54。接近相应的区域45和48以及位于栅极结构55和63下面的区域44和47的一部分形成沟道区，其在由単元37和38形成的MOS晶体管的部分工作期间帮助电流流动。电阻器29以及ニ极管26和27可在绝缘体61上形成，所述绝缘体61在表面43上。在绝缘体61上形成电阻器29以及ニ极管26和27使其与MOS选通SCR28隔离，这最小化漏电流，并降低了 MOS选通SCR28的误触发。电阻器29可在绝缘体61上形成，作为半导体材料62。例如，通过沉积多晶硅可形成材料62，所述多晶硅被掺杂以具有为电阻器29提供期望的电阻的电导率。可替换地，可形成掺杂或未掺杂的多晶硅，然后通过注入和活化掺杂剂来掺杂成具有期望的电导率。ニ极管26和27也可在绝缘体61上形成，作为半导体材料。例如多晶娃层可在绝缘体61上形成，以及部分多晶娃被掺杂以提供第一掺杂部分65、第二掺杂部分66和第三掺杂部分64。部分64和65被掺杂，以具有例如N型的导电类型，其与部分66的例如P型的导电类型相反。通过沉积掺杂的多晶硅层，以及相反地掺杂多晶硅的一部分来形成部分66或部分64和65，也可形成ニ极管26和27。绝缘区和绝缘体69将材料62与部分64-66分开。一绝缘层可施加以覆盖绝缘体61和其上形成的结构，以及 开ロ可通过所述绝缘层形成以提供与材料62和部分64-66的电接触。导体材料71通常被形成以除区域50、51、59和60之外电接触区域48和45，来提供与MOS选通SCR28的源极区和主体区的电触点。导体材料71的一部分可形成为叠加在绝缘体69的一部分上，并电接触材料62的一端来形成到电阻器29的一端的触点。另外的导体材料72可形成为接触材料62的另一端和部分62，来形成电阻器29和ニ极管27之间的电连接。另外的导体73可形成为接触部分65和表面43来提供ニ极管26和端子32之间的电连接。图4为具有曲线77的曲线图，其示出电路25的电压-电流特性曲线。横坐标表示端子32和33之间的电压降，以及纵坐标表示通过电路25的电流的増加值。此说明參考图 1-4。在正常操作下，电流源13(图I)提供电流14，所述电流14流经发光二极管20-23流到返回端12，以及光由各发光二极管20-23发出。电路25此时传导基本为零的电流，但跨端子32和33的电压基本为相应的发光二极管20-23之一的正向电压降，如接近曲线77的点Vf所示。发光二极管20-23的正向电压降一般为3. 0伏特到3. 5伏特。若发光二极管20-23之一故障为开路，那么相应并联的电路25的端子32和33之间的电压增加。ニ极 管26和27形成为背对背(back-to-back)的ニ极管以提供大致相等的正向和反向击穿电压。另外，由于所述背对背的构造，在宽的温度范围上，所述击穿电压保持基本不变。跨ニ极管26和27的击穿电压形成为低于MOS选通SCR28的击穿电压，以确保电流在流过MOS选通SCR28之前流过ニ极管26和27。因此，部分64-66的掺杂分布形成为提供这样的操作。当端子32和33之间的电压大于跨ニ极管26和27的击穿电压时，电流14开始流经电阻器29，并在节点30形成电压。当跨电阻器29的电压降大于由单元37和38形成的MOS晶体管的栅极到源极的阈值电压时，在区域44和47位于栅极结构55和63之下的部分内产生沟道，以及电流开始自端子32垂直地经过基片42流到位于栅极结构55和63之下在层42内形成的沟道区，流到区域44和47的邻近部分，以及通过相应的区域45和48流到导体材料71和端子33。由图2的箭头67以及由正好在点Vf右边的曲线77示出了此电流。流入区域44和47的电流的一部分侧向流过区域44和47，直到到达区域50、51、59和60的主体触点。侧向流过区域44和47的电流沿区域50、51、59和60的各主体触点间的相应区域产生电压降，若所述电压变得的足够大使得区域44和45间或区域47和48间的电势大于在区域44和45的或区域47和48的相交处的PN结的阈值电压(Vth)，那么PN结变成正向偏压，如在曲线77的点Vth所示。所述正向偏压产生自端子32经基片41和层42，以及经区域44和45以及区域47和48的PN结的另ー电流通道，由箭头68示出。ー些流过PN结的电流还流过区域44和47，这维持跨相应区域的电压降，以及保持PN结正向偏压。跨PN结的电压降小于ニ极管26和27的击穿电压，从而MOS晶体管的栅极电压保持低于栅极到源极的阈值电压，因此所述沟道区崩塌，且所有电流流过PN结。因此，当这些PN结正向偏压时，MOS选通SCR28锁定，并且所述电流继续通过PN结，直到所述电流被电路25外部中断。另外，跨电路25的电压降降低到基本等于区域44和45以及区域47和48之间的PN结的阈值电压，如在点Vsb由曲线77所示。距离76越大，通过区域44和47的侧向阻抗越大，因此侧向流过区域44和47的电流一定越低以达到PN结的阈值电压(Vth)。对于期望的电流值，距离7和区域45和48的电阻率选择成确保侧向跨区域44和47的电压降大于PN结的阈值电压(Vth)。认为，为了确保侧向电压降大于PN结的阈值电压，在各掺杂区45和48内的掺杂区50、51、59和60的总表面积应仅为掺杂区45和48的与相应区域50/60和50/51同延的沿着区域45和48轴向延伸的那部分的总表面积的约百分之二十五，这由相应的虚线46和49示出。例如，对于区域48所示出的部分，所有区域50和51的总表面积应不大于侧向延伸通过区域50和51并具有与区域50和51大致相同宽度的区域48的那部分的总表面积的约百分之二十五，如由虚线49所示。区域48的所述部分的总表面积包括区域50和51的表面积。本领域技术人员应理解，区域45和48的其它几何结构应使用不同的定义来计算表面面积比。例如，使用圆形单元代替条带形単元的晶体管可形成触点，例如触点50/51，其不大于所述单元的约百分之二十五，其余的单元没有触点，例如区域50和51。形成电路25以低电压降锁定降低电路25内的功率耗散，还允许多于ー个的电路25操作，而不使发光二极管20-23的操作退化。另外，当去除电源时，锁定被重新设置，因此 不替换电路25就可替换有缺陷的发光二极管，以及系统10将正常操作。本领域技术人员应理解，电路25以可用于保护其它类型的电流驱动的器件。图5示意性地示出发光二极管发光系统80，其为图1-4的说明中所解释的系统10的可替换的实施方式。当发光二极管20-23之一故障处于开路状态吋，电路82帮助操作系统80。一分路保护电路82通常与各发光二极管20-23并联连接，从而当相应的发光二极管故障处于开路状态吋，电路82传导电流14。如本领域所公知的，发光二极管通常设计成当传导特定量的电流时提供特定顔色和強度的光。对于在特定量的电流周围的电流的小的变化，跨发光二极管的电压降通常为基本不变的。另外，发光二极管通常具有最大的额定功率耗散，其为在跨发光二极管LED的名义额定电压降以及在最大额定电流所指定的。例如，具有约三百五十(350)毫安的最大额定电流的发光二极管可具有约3. 5V的名义额定电压降，以及在所述最大额定电流，一般具有约I. 2瓦的最大功率耗散。当发光二极管组装成发光二极管封装结构时，其的最大额定功率耗散可以为约I. 5瓦。具有约五百(500)毫安的最大额定电流的另外的发光二极管可具有相同的额定电压降，以及由所述发光二极管所耗散的最大功率増加到约I. 75瓦。当发光二极管组装成发光二极管封装结构时，最大的额定功率耗散可以为约ニ(2.0)瓦。一般，电流14选择成低于所述最大额定电流。电路82为半导体芯片，其组装成半导体封装结构。电路82选择成具有大于跨发光二极管20的正向电压的击穿电压。因此，当发光二极管20操作吋，电路82不操作，且基本没有功率耗散，尽管由于ー些漏电流存在一些少量的功率耗散。电路82也选择成使得封装在半导体封装结构中的半导体芯片的最大额定功率耗散小干与电路82并联连接的发光ニ极管的最大额定功率耗散。一般，电路82的最大的额定功率耗散不大于发光二极管的最大功率耗散的约四分之一(1/4),优选地不大于约十分之一(1/10)。当发光二极管20-23之一故障处于开路状态时，跨电路82的电压下降。电路82的击穿电压选择成小于由源13提供的开路电压减去跨其它发光二极管20-23的电压降，但大于具有开路的相应发光二极管的正向电压。因此，此开路电压使电路82能够传导电流14。由于电路82的击穿电压大于跨相应的发光二极管的正向电压降，且电流14的值是相同的，因此电路82内所耗散的功率超过电路82的最大额定功率。电路82的半导体选择成当电路82内所耗散的功率超过电路82的最大额定功率耗散时，故障处于短路状态。闻的功率耗散引起电路82的温度不断増加，直到电路82故障并成为短路。当电路82封装结构内的半导体芯片短路时，阻抗很低，因此跨电路82的电压降变得很小。所述阻抗通常下降到小于约十(10)欧姆，优选地，小于约三欧姆。跨电路82的电压降通常下降到小于跨相应的发光二极管的正向压降，且优选地为约0.4到I. 5伏持。在短路状况发生后，电路82内的相应的功率耗散也是很小的，且小于当发光二极管正常操作时相应的发光二极管的功率耗散。如前述所示，在短路状况发生后，电路82内的功率耗散也比传导相同电流的用于保护发光二极管的现有技术的器件例如齐纳ニ极管的功率耗散小的多。也认为电路82的这样的功率耗散小于在相同电流下为导电状态的可控娃整流器(SCR)的功率耗散。因此，电路82在发光二极管的开路附近形成电流的备用通道，并具有很低的功率耗散。使用故障处于短路状态的电路82，提供与本领域的普通技术人员传统设计实施相 反的料想不到的結果。技术人员通常并不使用具有最大额定功率耗散小于预期的由保护器件所耗散的功率的电路。因此使用具有最大额定功率耗散小于预期的在电路82内耗散的功率的电路82，提供保护系统80的料想不到的結果。使用分路保护电路82来保护系统80，提供低的成本以及低的功率耗散。电路82内的半导体芯片通常选择成在电路82内耗散的功率大于电路82的最大额定功率耗散之后故障为短路状态的半导体芯片。认为，半导体芯片的PN结故障为短路状态，这破坏PN结的半导体作用，但允许半导体器件的传导。可能的是，在发光二极管变成开路后，电路82所耗散的功率可引起金属迁移到电路82的半导体芯片内，这破坏半导体结的特性，但提供通过所述半导体芯片的传导路径。还重要的是，接合线(bonding wire)或电路82内所使用的其它连接方法能够传导电流14，而不损坏所述接合线。故障处于短路状态的合适的半导体器件包括装配在封装结构中的齐纳ニ极管，其具有不大于约二百毫瓦(200mw)的最大额定功率耗散。其它合适的半导体器件包括ニ极管和瞬态电压抑制器(TVS)。在エ业中，一合适的封装结构称为S0T-23类型的封装结构。另外合适的半导体器件包括多结半导体器件，例如双极晶体管和金属氧化物半导体场效应晶体管(MOSFET)，其偏压成在低于某ー阈值电压时具有高的阻抗，以及在到达所述阈值电压之后具有低的阻杭。这样的晶体管通常包括用于设置击穿电压的參考电路，所述击穿电压可以为栅极阈值电压，或包括齐纳ニ极管。这样的半导体器件还组装成封装结构，例如S0D-23类型的封装结构，其具有不大于约ー百五十毫瓦(150mw)的最大额定功率耗散。本领域的技术人员应理解，电路82也可用于保护其它类型的电流驱动器件。由于所有的上述，明显地公开了新颖的器件和方法。所包括的其中特征形成MOS选通SCR电路，所述MOS选通SCR电路在低阻抗状态锁定，以及提供低阻抗的备用传导路径，其在所保护的电路的正常操作期间基本不消耗功率。此外所提供的为使用下述ー种半导体器件，其具有比所述半导体器件内将消耗的最大功率的小的额定功率耗散。使用故障处于短路状态的半导体器件还提供低阻抗的备用传导路径，所述传动路径保护使用其的系统。这样的半导体器件还是较小的并使误触发最小化。尽管使用具体的优选实施方式描述了本发明的主_，然而明显地，许多替换和变更对于半导体领域的技术人员是明显的。另外，通篇使用词语“连接(connected)”，以为了说明清晰，然而意思是其具有与词语“耦接(coupled)”相同的意思。另外，“连接”应解释为包括直接的连接或间接连接。
权利要求
1.一种形成保护电路的方法，其包括 形成具有第一和第二连接端子的保护电路，所述保护电路适合于跨所述保护电路外部的第二电路来连接；以及 构造所述保护电路具有第一功率耗散，其响应于以正常模式操作的所述第二电路；在所述第二电路故障处于开路状态后，持续第一时间期的第二功率耗散；以及在所述第一时间期完成后的第三功率耗散，其中所述第三功率耗散小于所述第二功率耗散，以及还小于当所述第二电路以正常模式操作时所述第二电路的功率耗散。
2.如权利要求I所述的方法，其中构造所述保护电路具有所述第一功率耗散的步骤包括形成具有金属氧化物半导体晶体管的金属氧化物半导体选通可控硅整流器，由触点所占的所述金属氧化物半导体晶体管的源极区的面积相对于所述金属氧化物半导体晶体管的主体区不大于百分之二十五。
3.如权利要求2所述的方法，其中形成具有所述金属氧化物半导体晶体管的所述金属氧化物半导体选通可控硅整流器的步骤包括在第二导电类型的半导体基片上形成第一导电类型的第一掺杂区，在所述第一掺杂区内形成所述第二导电类型的第二掺杂区作为所述主体区，在所述第二掺杂区内形成所述第一导电类型的第三掺杂区，以及形成延伸通过所述第二掺杂区的第三掺杂区，作为到所述主体区的触点。
4.如权利要求I所述的方法，其中构造所述保护电路具有所述第一功率耗散的步骤包括提供半导体器件，所述半导体器件具有比在所述第二电路故障处于所述开路状态之后所述保护电路在所述第一时间期必须耗散的功率值小的最大额定功率耗散。
5.如权利要求4所述的方法，其中提供具有比在所述第一时间期必须耗散的功率值小的所述最大额定功率耗散的所述半导体器件的步骤包括提供由于耗散了所述功率值而故障处于短路状况的所述半导体器件。
6.如权利要求I所述的方法，其中构造所述具有适合于跨第二电路连接的第一和第二连接端子的保护电路的步骤包括构造具有适合于跨发光二级管连接的第一和第二连接端子的所述保护电路。
7.一种保护发光二级管的方法，包括 提供具有第一最大额定功率耗散的发光二级管；以及 将金属氧化物半导体选通可控硅整流器与所述发光二级管并联连接。
全文摘要
本发明涉及分路保护电路及其方法。在一实施方式中，一种保护器件用于保护电路。所述保护器件具有的最大额定功率耗散比所保护的电路的最大额定功率耗散小。
文档编号H05B33/08GK102630108SQ201210111790
公开日2012年8月8日 申请日期2007年4月25日 优先权日2006年5月2日
发明者斯蒂芬·P·罗伯, 阿兰·R·保尔 申请人:半导体元件工业有限责任公司