一种面阵列无引脚csp封装件的制作方法
【专利摘要】一种面阵列无引脚CSP封装件，包括多个互不相连的上下表面均和有镍层的引出端；镍层上叠加有树脂层，并填充相邻引出端之间的上端空腔；树脂层上设有与镍层连通的多个镀铜通孔，镀铜通孔通过印制线连通，粘贴有IC芯片；树脂层上有塑封体。刻蚀镀有镍层的铜合金薄片，铜合金薄片上叠加树脂层，在树脂层上制造多个连通镍层的镀铜通孔和多条印制线，树脂层上粘贴IC芯片，塑封制得CSP封装件。该CSP封装件用树脂层作为中间的支撑层，通过印制线实现了封装电路的再布线，将封装器件的引出端呈面阵列分布在塑封体底部，使封装件能够在单位安装面积内能容纳更多的引出端子。
【专利说明】
一种面阵列无引脚CSP封装件
技术领域
[0001] 本实用新型属于电子器件制造半导体封装技术领域，涉及一种面阵列无引脚CSP 封装件。
【背景技术】
[0002] 自电子器件制造业产生以来，半导体行业提供了各种各样的封装件来包封芯片并 为半导体管芯提供电连接。随着移动通讯设备、智能手机等新兴科技的不断发展，半导体封 装逐渐趋向于高密度、小型化。
[0003] QFN(Quad Flat No-lead Package)是为了应对半导体封装器件高密度、小型化发 展而产生的一种无引脚封装。QFN呈正方形或矩形，封装底部中央位置有一个大面积裸露焊 盘，围绕大焊盘的封装外围四周有实现电气连结的导电焊盘。由于QFN封装不像传统的S0IC 封装和TS0P封装那样具有鸥翼状引脚，内部引脚与焊盘之间的导电路径短，自感系数以及 封装体内布线电阻很低，所以它能提供卓越的电性能。但由于QFN封装结构的限制，QFN封 装件的管脚只能分布在塑封体底部四周，管脚数量保持在12~72之间。随着电子信息技术 的快速发展，电子封装器件需要的引出端子越来越多，QFN封装已不能满足高密度、多引出 端的封装要求，需要在原有QFN封装的基础上开发一种能够容纳更多引出端的新型封装结 构代替原来QFN将管脚分布在塑封体底部四周的设计方案，将封装底部中央位置的大面积 裸露焊盘用引出端来代替，在单位安装面积内能容纳更多的引出端子。
【发明内容】
[0004] 本实用新型的目的是提供一种面阵列无引脚CSP封装件，能够在单位安装面积内 容纳更多的引出端子，替代原来QFN将管脚分布在塑封体底部四周的设计方案，使管脚呈面 阵列的形式分布在封装件底部。
[0005] 为实现上述目的，本实用新型所采用的技术方案是：一种面阵列无引脚CSP封装 件，包括多个互不相连的引出端，引出端的上表面和下表面均镀覆有镍层;位于引出端上表 面的镍层上叠加有树脂层，树脂层覆盖所有的位于引出端上表面的镍层，并填充相邻引出 端之间的上端空腔;树脂层上设有数量与引出端数量相同的镀铜通孔，一个镀铜通孔与一 个引出端上表面的镍层连通，树脂层上表面设置有多条印制线，同一列引出端上方的镀铜 通孔通过一条印制线连通，树脂层上粘贴有1C芯片，1C芯片通过键合丝与印制线相连;树脂 层上设有塑封体，1C芯片、键合丝、印制线和树脂层均封装于塑封体内；引出端下部包覆有 焊膏。
[0006] 本实用新型封装件是一种无引脚、高密度的CSP封装，结构紧凑。相对于同引脚数 的QFN封装，本封装需要的安装面积更小。现有的QFN封装，底部中央位置都有一个大面积裸 露焊盘，围绕大焊盘的封装外围四周有实现电气连结的导电焊盘，但大面积裸露焊盘占据 了大量的安装面积，使封装件不能容纳更多的引出端子。本实用新型用树脂层作为中间的 支撑层，通过印制线实现了封装电路的再布线，将封装器件的引出端呈面阵列分布在塑封 体底部，使封装件能够在单位安装面积内能容纳更多的引出端子。
【附图说明】
[0007] 图1是本实用新型CSP封装件的剖面图。
[0008] 图2是图1中多个引出端排列的示意图。
[0009] 图中：1.引出端，2.树脂层，3.焊膏，4.印制线，5.镀铜通孔，6.镍层，7.粘结层， 8.1C芯片，9.塑封体，10.键合焊盘，11.键合丝，12.上端空腔，13.下端空腔，14.空隙。
【具体实施方式】
[0010] 下面结合附图和【具体实施方式】对本实用新型进行详细说明。
[0011] 在以引线框架作为引出端的封装件中，由于框架结构的局限，该引出端只能分布 在封装件的底部四周，或者从封装件的侧面引出，使封装件不能容纳更多的引出端子，单位 安装面积内能容纳的引出端子数量有限，不能满足高密度、多引出端的封装要求。为了克服 现有封装件存在的问题，本实用新型提供了一种结构如图1所示的能够容纳更多引出端子 的面阵列无引脚CSP封装件，该封装件包括多个互不相连的引出端1，多个引出端1以面阵列 方式排列，如图2,相邻引出端1之间形成上下两个空腔，位于上方的空腔为上端空腔12,位 于下方的空腔为下端空腔13,相邻引出端1之间有空隙14,引出端1的上表面和下表面均镀 覆有镍层6;位于引出端1上表面的镍层6上叠加有树脂层2,树脂层2覆盖所有的位于引出端 1上表面的镍层6,并填充所有的上端空腔12;树脂层2上设有数量与引出端1数量相同的镀 铜通孔5,一个镀铜通孔5与一个引出端1上表面的镍层6连通，树脂层2上表面设置有多条印 制线4,同一列引出端1上方的镀铜通孔5通过一条印制线4连通，树脂层2上通过粘结层7粘 贴有1C芯片8,1C芯片8上的键合焊盘10通过键合丝11与印制线4相连;树脂层2上设有塑封 体9,塑封体9包封了 1C芯片8、键合丝11、印制线4和树脂层2;引出端1下部包覆有焊膏3,形 成半圆形的焊凸点，相邻的焊凸点互不相连。
[0012] 本实用新型封装件中：引出端1以面阵列的方式排布在封装件底部，并在外部包覆 焊膏形成半圆形焊凸点，用于实现与外部电路的连接;树脂层2用于支撑印制线4并将印制 线4和引出端1相互分离;镀铜通孔5将引出端1和印制线4连接起来；印制线4的主要作用是 实现电路的再分布;键合丝11实现IC芯片8与键合焊盘10的电连接。
[0013] 本实用新型CSP封装件用树脂层2代替基板作为封装件的中间层，实现封装电路的 再布线，将引出端1分布到封装件的底部，使封装件能够在单位安装面积内容纳更多的引出 端子。
[0014] 表1本实用新型封装件与QFN封装件之间的比较
[0015]
[0016] 由表1可以看出，本实用新型封装件单位面积(单位面积的引出端数量是指引出端 与安装面积的比值）引出端数量是1.31，QFN封装单位面积引出端数量是0.50,本实用新型 封装件单位面积引出端数量是QFN封装的2.62倍，封装密度远远高于QFN封装。
[0017] 本实用新型封装件的制造方法，具体为:准备一块上表面和下表面均镀有镍层6的 铜合金薄片，然后在该铜合金薄片上表面和下表面蚀刻出上端空腔12及下端空腔13,形成 面阵列排列的多个引出端1，该多个引出端1组成引线框架，见图2,此时上端空腔12和下端 空腔13并没有完全连通，镍层6的作用是作为蚀刻上端空腔12和下端空腔13时的抗蚀层;下 一步，在引线框架上表面叠加一层树脂层2，树脂层2填充上端空腔12，接着在树脂层2上制 造出多个镀铜通孔6,一个镀铜通孔6与一个引出端上部的的镍层连通，然后在树脂层2上电 镀一层铜并蚀刻出多条互不连通的印制线4,一条印制线4连接一列引出端1上部的多个镀 铜通孔6;
[0018] 采用粘结剂将1C芯片8粘贴到树脂层2上，并用键合丝11将印制线4和1C芯片8连接 起来;然后，用塑封体9将1C芯片8、键合丝11、印制线4和树脂层2包封起来。之后，采用蚀刻 工艺蚀刻下端空腔13,将相邻的引出端1完全分离开来;最后采用凹坑模板，该凹坑模板的 凹坑形状和尺寸与引出端1下部的形状和尺寸相匹配，在该凹坑模板的凹坑里填满焊膏，将 引出端1下部放入填满焊膏的凹坑，使引出端1下部粘附一层焊膏3形成半圆形的焊凸点。
[0019] 上述已经描述了本实用新型的实施例和制造方法。然而，应当理解，在不脱离本实 用新型的精神和范围的情况下，可以做出各种修改。
【主权项】
1. 一种面阵列无引脚CSP封装件，其特征在于，包括多个互不相连的引出端（1)，引出端 (1) 的上表面和下表面均镀覆有镍层(6);位于引出端（1)上表面的镍层(6)上叠加有树脂层 (2) ，树脂层(2)覆盖所有的位于引出端（1)上表面的镍层(6)，并填充相邻引出端（1)之间的 上端空腔（12);树脂层(2)上设有数量与引出端（1)数量相同的镀铜通孔(5)，一个镀铜通孔 (5)与一个引出端（1)上表面的镍层(6)连通，树脂层(2)上表面设置有多条印制线(4)，同一 列引出端（1)上方的镀铜通孔(5)通过一条印制线(4)连通，树脂层(2)上粘贴有1C芯片(8)， 1C芯片（8)通过键合丝（11)与印制线(4)相连;树脂层(2)上设有塑封体(9)，1C芯片（8)、键 合丝(11)、印制线(4)和树脂层(2)均封装于塑封体(9)内；引出端(1)下部包覆有焊膏(3)。2. 根据权利要求1所述的面阵列无引脚CSP封装件，其特征在于，多个引出端（1)以面阵 列方式排列，相邻引出端（1)之间形成上下两个空腔，位于上方的空腔为上端空腔（12)，位 于下方的空腔为下端空腔（13)。
【文档编号】H01L23/488GK205621701SQ201620392697
【公开日】2016年10月5日
【申请日】2016年5月4日
【发明人】李习周, 邵荣昌, 王永忠, 周金成, 胡魁, 慕蔚, 张易勒
【申请人】天水华天科技股份有限公司