专利名称：用于处理连接的接口电路的制作方法
技术领域：
本发明涉及用于处理连接的接口电路。在工业应用中，必须将数据、测量值、控制信号等传送到计算机中，或从计算机返回到设备和仪器中。在更复杂的应用中，需要使用数目可多达数千个的大量的接口电路。通常并且也在下文中将与工业环境通信的接口电路的连接端称为I/O引脚。
基本上，I/O引脚的功能取决于a)它的物理特性，b)上游或下游的高级系统功能，以及c)辅助功能。
物理特性通常由一个使I/O引脚有效的集成电路来决定，如果必要的话由它的外部电路来决定。
例如，一个模拟输入端由它的物理特性定义为电压或电流的输入端，如模拟信号。增加额外的物理特性，例如输入阻抗，输入范围，瞬时响应，过电压电阻等等。
它的系统功能由模/数转换器来决定，如果需要的话，由模拟或数字滤波器，序列控制器，处理器等决定。可以为这些功能和它们在现有系统部件中的分布选择各种实现方式。
辅助功能包括电源，用于处理的I/O引脚的连接端，例如通过现场总线的高级系统的连接端，以及机械特性。
到现在为止，典型的解决方案是使用可交换部件来实现不同类型的I/O引脚。这些部件决定了I/O引脚的物理特性。连同辅助功能，它们集成在所谓的前端。一般地，高级系统功能在此不作介绍。
迄今，为每一个特殊类型的I/O引脚生产了不同的部件，这些部件实现了所需的特性，尤其是物理特性。这意味着必须生产，组装，以及如果出现故障时必须在存储器中保存大量不同接口电路的排列。典型地，接口电路形成为具有连接引线的同一排列方式的可插模块，因此在装配过程中很容易出现混淆，这种混淆是错误的根源。
这是一个包括SPS系统，譬如西门子制造的S7，的实例。其前端被称为“分散外设”并由两个机械及电气独立的部件组成，这两个部件设置为一个在另一个之上。这里，辅助功能位于通用的基础部件中。I/O引脚的类型和数目通过第二部件设置，该第二部件设置在基础部件之上并可由多种类型实现。I/O引脚的电流状态通过基础部件传送，然后通过现场总线传送到中央计算系统。这里，高级系统功能也可以由软件实现。
另一实例包括Wago公司的终端螺钉。这里，小部件相互关联设置为一个串珠式微脉动串(string of pearls)。每一个元件只包括一个或几个带有用于处理的终端螺钉的I/O引脚。电源和到高级现场总线系统的连接端被安置于分离的元件中。系统功能也能因此实现。
本发明要解决的问题是改进已知的、用于处理连接的接口电路，因而创造出一个通用接口电路，该接口电路的特性可按各种通用需求进行编程。
通过在权利要求1中给出的特征来解决该问题。本发明的有益配置和改进可由从属权利要求得到。
本发明的基本原理在于一个通用的、可编程的接口电路，该电路具有大量的可程序控制的开关以及大量的实现物理特性所需的部件，并且根据开关的切换状态选择不同的功能。通常，每一个I/O引脚的物理特性是可编程的，每一个I/O引脚作为数字或模拟的输入或输出端能具有广泛的功能。
通过一个如FPGA(现场可编程门阵列)或ASIC(特定用途集成电路)的逻辑电路来执行接口电路的控制，这些电路互相连接，优选的可通过如光耦合器来去耦。
只有必要的功能元件直接位于接口电路芯片中的I/O引脚的去耦侧。所有的其它功能，尤其是系统功能或“高级功能”在去耦设备的另一侧上实现(以下称为FPGA侧，由于通常是通过FPGA现场可编程门阵列来执行控制的)。通过这种方式，几乎所有所需的处理功能都能以同样的硬件电子装置实现。简单和高级系统功能之间的界线是不固定的。然而，简单系统功能通常不需要逻辑操作，并且可以进行例如为作为数字输入而被连接的I/O引脚中断启动或对如正向边的事件计数。相反，高级系统功能需要更多复杂的逻辑功能，并且可以进行例如脉冲宽度或周期的测量，以及I/O引脚上一个正向边和下一个负向边之间、或两个连续的正向边之间的参考频率的脉冲计数。rpm值的测量也属于高级功能。为提高测量的精确度，测量方法也可以在操作中动态地切换于每个单位时间的脉冲计数(适用于高rpm值)和脉冲宽度或周期测量(适用于低rpm值)之间。rpm为0的检测可由I/O引脚上的另一边的缺失精确地得出，并可通过超出可编程的时间限制来确定。为了给接口电路芯片提供一个简单、通用的结构，这些在多数情况下仍由软件实现的高级系统功能总是局限在FPGA侧。
一些功能首先通过在接口电路和FPGA侧之间的有意义地交互作用而得到。接口电路芯片的控制发生了，例如，在每个方向的一条数据线上串行同步。因此，在接口电路芯片和控制电路之间有一个严格的时间耦合。这应用于一系列的功能，并带来一些如下所述的优点。
这种新的接口电路的另一个优点是，相同的硬件可以用于所用类型的I/O引脚和所有的功能。这显著地简单化了控制系统和开关盒的结构，同样减少了替换部分的存储和维护费用。在最简单的例子中，在系统中提供只在需要时才激活的附加接口电路，例如，如果其它引脚中存在缺陷。简单的改编程序便足够了。因此，冗余系统也同样可以很简单的实现。
接口电路芯片的电源例如可通过一个带有电能转换器的DC/DC转换器来实现，例如变压器。变压器的次级侧直接连接到接口电路芯片。包括整流和滤波的所有所需的电源电压的产生可以集成在接口电路芯片中。
上述(通过光耦合器和磁耦合器)用于对接口电路芯片去耦所需的两条去耦数据线，若能在DC/DC转换器使用的电能转换器中考虑到，也同样可以去除。
I/O引脚的物理特性以下的I/O引脚的物理特性是可编程设计的-输入或输出-数字或模拟-电压或电流-变阻值(总线连接，故障防护)因此，通过为单独的功能使用一个或两个I/O引脚，以下的基本功能是可能的，例如(见图2)-带有可编程开关阈值和磁滞响应的数字输入，如用于逻辑电平，RS-232等-数字差分输入，如用于RS-422或RS-485-数字输出PP型(推挽式的)低电平＜0.4伏，高电平为可编程的-数字输出LH型可编程的低和高电平，可编程的转换速率，如也用于RS-232-数字输出DD型(漏极开路)-数字差分输出，如用于RS-485-模拟地-参考电压输入，可编程的输入范围(可选择的)-用于电压的模拟差分输入-用于0-20mA或4-20mA的模拟差分输入-模拟电压输出，如+/-10V
-用于0-20mA或4-20mA的模拟恒定电流输出为了以下更详细的描述接口电路芯片的实施例，两个I/O引脚接收上述大量基本功能中的相同的特性。为了配置成数字输入，例如，两个I/O引脚使用两个关联的DAC(数/模转换器)的相同设置，这是因为为每一个I/O引脚只提供一个DAC。一个DAC设置上部的开关阈值(低＞＞高)，另一个设置磁滞响应或一个下部的开关阈值。对于数字输出，属于相应的I/O引脚的DAC用于设置高电平，如果必要的话，另一个用于设置低电平。对于带有集电极开路或漏极开路的数字输出，属于相应的I/O引脚的DAC不被使用。可以想到在输出电平为低时设置一个阈值来检测过电流。
两个I/O引脚也可以作为差分输入来连接，例如，可作为-用于电压的模拟差分输入-数字差分输入，如用于RS-442或RS-485-模拟电流输入(0-20mA)系统功能对于连接到I/O引脚输出的系统功能，需要专门的、通常能在DC耦合侧上实现的数字功能，如在ASIC(特定用途集成电路)或FPGA(现场可编程门阵列)上。FPGA也是可以利用的，因为FPGA在当前系统中只有一部分可以重新编程，而剩余部分保持完整的功能。因此，可以大大降低系统成本，这是因为只有一定数量的门电路还必须在FPGA中提供给每个I/O引脚。现场装配之后，只有在对整个系统进行配置时才能确定I/O引脚的功能。
对于数字输入，例如，可以有下述的系统功能-中断启动-紧急关闭-异步或同步串行接口-调制解调器控制线-用于连接循环传感器计数器的同步串行接口(SSI)-频率测量-脉冲宽度测量-周期测量-步进传感器接口，多种模式。
即使当通过接口电路传送的比较器的结果是数字的，每个输入都基本上是模拟输入。通过FPGA中的进一步处理的类型，可以非常简单地为每个I/O引脚实现一个模/数转换器(见下面的描述)。A/D转换的结果因而能产生更多的系统功能，例如1)超过和/或降低到阈值以下的中断2)多个模拟输入的同时采样3)传感器信号处理(Pt100，热电偶，DMS，等等)。对于桥电源，可使用另一个接口电路引脚，例如配置成恒定电流输出(可为2-，3-，4-线配置)的接口电路引脚。
对于数字输出，例如，可有如下系统功能1)频率输出2)脉冲宽度调整输出(PWM)，如，用于DC电机3)步进电机控制4)异步或同步串行接口5)调制解调器控制线6)用于循环传感器仿真的同步串行接口(＝SSI)对于一个模拟输出，例如，可有如下系统功能完整模拟信号形状的输出(如，正弦曲线，自由函数等)实现假设在大多数系统中(用于测试工作台，质量控制等的SPS或开关盒)，需要大量I/O引脚，有时甚至是几百或几千个。极大程度上，去耦也是期望的或必须的。通常，一些I/O引脚具有相同的特性，也不能相互间去耦。
为每个接口电路芯片提供一个用于DC/DC转换器(用于提供接口电路芯片)的变压器和两个数字通信信道(每个方向上安排一个)。为了保持低成本，每个接口电路的I/O引脚数目都设置为四个。这对接口电路芯片的基本功能是没有影响的。此外，也提供了接口电路芯片的级联排列的可能性。
每个接口电路芯片的I/O引脚数目的优缺点
更深入的讨论中，为简洁起见只涉及四个I/O引脚+GND的类型。
注意在多个接口电路芯片的系统中，通常通过单个FPGA执行对它们的控制。系统功能也在这个FPGA或软件中实现。所有的接口电路芯片通常被同步地控制，以便同时执行输入的采样和输出的设置。因此，因为需要多个I/O引脚，所以接口的I/O引脚的分布对功能来说是没有影响的，例如用在各种接口电路芯片上的步进传感器接口。
以下，将结合附图参照一个实施例对本发明进行更详细地描述，所示如下
图1，带有去耦的接口电路的方块电路图；图2，一个接口电路芯片的更详细的方块电路图；图3，用于图2的接口电路芯片的控制逻辑的更详细的方块电路图；图4，用于解释级联排列的方块电路图；以及图5，类似图1但不带有去耦的方块电路图。
首先参照图1。
接口电路的基本元件是一个接口电路芯片1，其具有几个这里指定为引脚A-D的I/O引脚，以及一个指定为GND的地连接端。这些连接端实现了处理连接；这样，就可实现例如，数据、测量值、控制命令等与外部仪器或设备进行交换。接口电路芯片1，以下简称为芯片1，还有两个用于与逻辑电路3通信的连接端N和OUT，逻辑电路3可由如FPGA或ASIC构成。此处，通过去耦装置2来实现这种通信，例如，去耦装置2可以是一个光耦合器、一个磁耦合器、一个变压器、或一些其它的用于去耦的已知装置。通信是双向实现的，例如通过连接端OUT从芯片1到逻辑电路3，或反之通过连接端IN从逻辑电路3到芯片1。
DC/DC驱动器4用于提供一个去耦电源，它通过一个变压器5连接到芯片1的连接端W0，W1和W2。最后，芯片1还具有更多例如通过电容6实现的用于连接外部电路的连接端(C5，CP，CM，Uref，VP，VM，V5，GND)。
结合图2和图3，描述一个带有四I/O引脚，也就是引脚A、引脚B、引脚C和引脚D的接口电路。由于对一对引脚来说，其电路总是相同的，因此仅示出引脚对A和B的电路。那么引脚对C和D的电路也是相同的配置。
引脚A通过一条线路连接到一个第一多路复用器11(MUX1A)和一个第二多路复用器12(MUX2A)。多路复用器11的输出端连接到两个比较器13和14(KOMP1A和KOMP2A)的比较输入端，其中比较器13和14用于模/数转换功能。比较器13和14的输出均连接到磁滞电路15，该磁滞电路的输出端16(DinA)连接到一个逻辑电路50(图3)。
引脚A还连接到一个可控转换开关17(S1A)的一个连接端，该可控转换开关的其他连接端连接到多路复用器11和一个电容18(C1A)。可以由控制输入(K1A)来改变所述开关。带有电容18的转换开关17用作一个用于模/数转换的采样保持电路，这将在下面作更详细的描述。
引脚A还通过一条线路连接到多路复用器21(MUX1B)，该多路复用器的输出与两个比较器23(KOMP1B)和24(KOMP2B)相连。以相同的方式，比较器23和24的输出连接到磁滞电路25，该磁滞电路通过其输出端26(DinB)顺序连接到逻辑电路50。
还有两个用于数/模转换的寄存器18和28(DACA寄存器和DACB寄存器)，他们分别与数/模转换器19(DACA)和29(DACB)连接。数/模转换器19的输出连接到比较器13(KOMP1A)和24(KOMP2B)的参考输入端。数/模转换器29(DACB)的输出连接到比较器23(KOMP1B)和14(KOMP2A)的参考输入端，其输出端还连接到多路复用器11的第三输入端。
数/模转换器19的输出连接到多路复用器12的一个连接端，其输出端还连接到与引脚B相连接的多路复用器22(MUX2B)的一个连接端。数/模转换器29(DACB)的输出还连接到多路复用器12和22的连接端。电压/电流转换器31被分配给多路复用器12，电压/电流转换器32被分配给多路复用器22，电压/电流转换器31和32分别与数/模转换器9和数/模转换器29连接并且每一个分别具有一个测量电阻33(R1A)和34(R1B)，测量电阻33和34分别与并联的复用器12和22连接。最后，多路复用器12和22中的每个分别具有一个地连接端35和36，其功能将在下面作更详细的说明。
引脚A和B之间具有一个由电阻37(R2)和可控开关38(S2)组成的串行电路，该电路可由控制连接端(K8)来控制。
引脚B还连接到转换开关39(S4)，该转换开关的输出端连接到多路复用器21和另一个由转换开关40(S1B)和电容41(C1B)组成的采样保持电路，其中的转换开关40可由控制输入K1B来改变。转换开关40的另一个连接端与多路复用器21连接。
对于可由控制输入K11来控制的转换开关39的第二连接端，可能有两种不同的形式。在第一种形式中，该连接端通过线路42连接到电阻37和开关38的公共节点。在第二种可选择的方式中，取代线路42，通过由转换开关43、差分放大器44和增益调节器45组成的串联电路连接到电阻37和开关38的公共节点，该串联电路的连接关系为转换开关43(S3)的一个连接端连接到电阻37和开关38的公共节点。转换开关43的另一输入连接端连接到引脚B。开关43的输出连接到差分放大器44的一个输入，差分放大器的另一连接端与引脚A连接。差分放大器44的输出与增益调节器45的输入相连，然后，该增益调节器的输出与转换开关39(S4)的另一个连接端相连。增益调节器可由控制连接端K10来控制。
多路复用器11，21，12，和22可以分别由控制输入K4A，K3A，或K4B，K3B，或K7A，K6A，K5A，或K7B，K6B，K5B来控制。
引脚C和D的电路的配置是相同的，如方块46所示。
芯片1还具有上述的地连接端GND。
连接端16(DINA)，26(DINB)，47(DOUTA)和48(DOUTB)仅表示逻辑电路50的连接端，该逻辑电路阐明了图2和图3之间的连接。DAC寄存器18和28，以及上述的所有控制连接端K都与控制电路50连接，该控制电路将在图3中进行更详细地说明，并且控制电路50分别通过连接端IN和OUT与图1中的逻辑电路3产生双向连接。
对于作为举例在图2中示出的接口电路结构，去耦远在I/O引脚之前就被实现也就是，就模拟功能来说，只有数/模转换器和比较器13，14，23，24集成在接口电路一侧。
模/数转换器(ADC)根据与逻辑电路3(FPGA)有关的连续近似值的原则来运行。
在测量的开始，引脚A和引脚B的输入电压在采样/保持级17，18或40，41中被缓冲。其与数/模转换器19或29的输出进行比较，其中将数/模转换器初始设置为最大刻度偏差的一半(在12位2048-800h)。结果(比较器13，14或23，24的输出)作为串行数据流中的一位被传递到逻辑电路3(FPGA)。因此，只检测结果中的一位，然后重置数-模转换器19或29(DACA或DACB)的值。为此，不需要将一个完全新的数-模转换器值传送给芯片1，而只是将数-模转换器寄存器18或28作为在前的比较结果的函数进行转换(电流位设置为与结果相等，下一个最低位设置为＝1)。以上被充分重复以便完成转换。
下面，将结合以下的表1，2a和2b描述图2中的电路的操作模式。
由于I/O引脚的过电压保护对操作的原理方法没有影响，为了清楚起见省略对其的介绍。
以下描述涉及在I/O引脚A上的、只使用一个I/O引脚的(所谓的1-引脚操作模式)操作模式。该描述对I/O引脚B，I/O引脚C和I/O引脚D同样有效。对于2-引脚操作模式，即使用两个I/O引脚；因而该描述将是与I/O引脚A和I/O引脚B有关。该描述也类似的应用到I/O引脚C和I/O引脚D上。所有的操作模式都是由控制输入K1-K11的信号来设置，这些操作模式可从下表1，2a和2b中得到。
1-引脚操作模式(见图2和表1)
表1.对于1-引脚操作模式的K1-K11配置概要
简写的解释nB＝如必要的话(初始化)，OD＝漏极开路，PP＝无效高(null high)，LH＝低高电平，D＝Dout，/D＝反转的D，SH＝采样/保持(0＝保持)，U＝电压，I＝电流，-＝不使用或不出现，x＝不考虑。
测试与读回的说明这两种模式仅是为了完整性而列出的；还有，为了清楚起见这些模式的电路在图3中也省略了。这对操作的原理方法是没有影响的。
数字进(地参考型)这种操作模式仅使用一个I/O引脚，但为了设置阈值和磁滞特性而使用两个数-模转换器19和29，因此每两个I/O引脚A和B或C和D具有相同的特性。数-模转换器19(DACA)提供该阈值，通过磁滞特性将数-模转换器29(DACB)设置在数-模转换器19(DACA)之后。通过多路复用器11(Mux 1A)(K4A，K3A＝00b)，I/O引脚A的输入电压提供给比较器13(Komp 1A)的正输入端，比较器13将这个电压与数-模转换器19(DACA)的电压进行比较。相应地，比较器14(Komp 2A)将这个电压与数-模转换器29(DACB)的电压进行比较。通过K2A对磁滞电路15的接通或切断，数字地执行与该磁滞电路15相关的计算。
这种模式也相应地应用在I/O引脚B上，只是这里调换了比较器23(Komp 1B)和比较器24(Komp 2B)的功能。
数字出(PP型，低电平＜0.4V，高电平＝数-模转换器19(DACA)这种操作模式只使用一个I/O引脚。低电平＝GND，高电平由用于I/O引脚A和B的数/模转换器19(DACA)给出，因此每两个I/O引脚具有相同的特性。多路复用器12(Mux 2A)在这两种状态之间切换。如果Dout A＝0，通过多路复用器12(Mux 2A)(K7A，K6A，K5A＝100b)提供GND(＝低电平)给I/O引脚A。如果Dout A＝1，则数字-模拟转换器19(DACA)的输出电压做为高电平提供给I/O引脚A(K7A，K6A，K5A＝101b)。为了避免在输出端出现尖脉冲，通过在多路复用器12(Mux 2A)(＝K5A)上只改变一位来执行转换。相应的情形也应用到I/O引脚B。
此时数字-模拟转换器29(DACB)和其他电路部分是开路的并可被使用，例如，用于测量两个I/O引脚的电流电压。
数字出(LH型，低电平＝DACB，高电平＝ACA)这种操作模式只使用一个I/O引脚。低电平由数-模转换器29(DACB)给出，高电平通过数-模转换器19(DACA)给出。两者都用于I/O引脚A和B，因此每两个I/O引脚具有相同的特性。多路复用器12(Mux 2A)在这两种状态中切换。如果Dout A＝0，数-模转换器29(DAC B)的输出电压作为低电平提供给I/O引脚A(K7A，K6A，K5A＝111b)。如果Dout A＝1，数-模转换器19(DACA)的输出电压作为高电平提供给I/O引脚A(K7A，K6A，K5A＝101b)。为了避免在输出端出现尖脉冲，通过在多路复用器12(Mux 2A)(＝反转的K6A)上只改变一位来执行转换。相应的情形也应用到I/O引脚B。
数字出(OD型，低电平＝GND，高电平＝漏极开路)这种操作模式只使用一个I/O引脚。低电平＝GND，高电平为漏极开路。多路复用器12(Mux 2A)在这两种状态间之切换。如果Dout A＝0，通过多路复用器12(Mux 2A)(K7A，K6A，K5A＝100b)将GND(＝低电平)提供给I/O引脚A。如果Dout A＝1，则I/O引脚A为n.c.(＝不连接)(K7A，K6A，K5A＝000b)。为了避免在输出端出现尖脉冲，通过在多路复用器12(Mux 2A)(＝反转K7A)上只改变一位来执行转换。相应的情形也应用到I/O引脚B。
此时数-模转换器19(DACA)，数字-模拟转换器29(DACB)，和其他电路部分是开路的并可被使用，例如，用于测量两个I/O引脚的电流电压。
模拟进(电压型，地参考)这种操作模式只使用一个I/O引脚。在转换的开始时，I/O引脚A的输入电压通过开关17(S1A)储存在电容18(C1A)上，并在整个转换期间保持。如上所述，比较器1A将这个电压与数-模比较器19(DACA)的电压进行比较并执行A/D转换。然后通过将开关17(S1A)切回，I/O引脚A的电流值被储存在电容18(C1A)中。相应的情形也应用到I/O引脚B。
为了减少功耗，包括A/D转换的所有的操作模式都可以在连续或触发之间转换。
模拟出(电压型)这种操作模式只使用一个I/O引脚。数-模转换器19(DACA)的输出电压通过多路复用器12(Mux 2A)提供给I/O引脚A(K7A，K6A，K5A＝101b)。相应的情形也应用到I/O引脚B，尽管K7B，K6B，K5B＝111b。
模拟出(电流型)这种操作模式只使用一个I/O引脚。数-模转换器19(DACA)的输出电压在电流/电压转换器31(U/IA)中转换成一个持续电流，并且该输出电压通过多路复用器12(Mux2A)提供给I/O引脚A(K7A，K6A，K5A＝110b)。使用电流/电压转换器32(U/IB)的相应的情形也应用到I/O引脚B。
带有真实差分形式的2-引脚操作模式(见图2和表2a)表2a.对于带有真实差分增益的2-引脚操作模式的K1-K11配置方式
简写的说明nB＝如必要的话(初始化)，SH＝采样/保持(0＝保持)，U＝电压，I＝电流，-＝不使用或不出现，x＝不考虑。
这里，图2中示出的带有虚线和阴影的电路部分43，44，和45也是必需的。将虚线连接42排除在外。
模拟进(电压型，差分)这种操作模式使用两个I/O引脚。差分放大器44在I/O引脚A的电压(直接连接到差分放大器44的正输入端)和I/O引脚B的电压(K9＝1，I/O引脚B通过开关38(S3)连接到差分放大器44的负输入端)之间形成差分，如果必要的话，通过放大器45放大，然后通过开关39(S4)(K11＝1)提供给采样保持电路40，41(S1B)，由多路复用器21(Mux1B)进行转换，并由比较器23(Komp 1B)与数-模转换器29(DACB)进行比较。
模拟进(电流型，差分)这种操作模式使用两个I/O引脚。在K8＝1时，用于电流测量的电阻37(R2)通过开关38(S2)连接在I/O引脚A和I/O引脚B之间。通过差分放大器44形成电阻37(R2)两连接端的电压差。上部连接端(＝I/O引脚A)直接连接到差分放大器44的正输入端。下部连接端在K9＝0时通过开关43(S3)连接到差分放大器44的负输入端。如果必要的话，通过放大器45放大该差值，然后通过开关39(S4)(K11＝1)提供给采样保持电路40，41(S1B)，由多路复用器21(Mux 1B)进行转换，并由比较器23(Komp 1B)与数-模转换器29(DACB)进行比较如果在多路复用器1B的输入端0的信号也提供给多路复用器1A的另一个输入端3，那么数-模转换器19(DACA)可以与比较器14(Komp 2A)一起使用以实现一个过电压保护电路。通过数/模转换器19(DACA)可设置一个阈值，如果超过这个阈值，开关38(S2)自动切断以保护电阻37(S2)免受过载。这种电路在芯片1中可以快速反应且在FPGA侧上没有次生效应。误差可以报告给FPGA。
带有伪差分形式的2-引脚操作模式(见图2和表2b)表2b.对于带有伪差分增益的2-引脚模式的K1-K11的配置方式
简写的说明nB＝如必要的话(初始化)，SH＝采样/保持(0＝保特)，U＝电压，I＝电流，-＝不使用或不出现，x＝不考虑。
这里，可以排除图2中所示的带有虚线和阴影的电路部分43，44，和45，并由虚线连接42来代替。
模拟进(电压型，差分)
这种操作模式使用两个I/O引脚。如对模拟进(电压型，地-参考)操作模式所描述的，I/O引脚A和I/O引脚B上的电压在电容18和41(分别为C1A和C1B)中同时地彼此独立地采样和转换。差分首先在FPGA的数字侧上形成。
模拟进(电流型，差分)这种操作模式使用两个I/O引脚。在K8＝1时，用于电流测量的电阻37(R2)通过开关38(S2)连接在I/O引脚A和I/O引脚B之间。R2的两个连接端上的电压彼此独立地测量。电阻37(S2)上部连接端的电压与I/O引脚A上的电压一致，I/O引脚A上的电压落在下部连接端并通过虚线连接和开关39(K11＝1)落到采样保持电路40，41(S1B)。如对模拟进(电压型，地-参考)操作模式所描述的，这两连接端上的电压在电容18和41(C1A和C1B)中同时采样和转换。差分首先在FPGA3中的数字侧上形成。
图3示出了带有连接端N和OUT的逻辑电路50的方块电路图，依靠去耦装置2执行经由逻辑电路50的与逻辑电路3(附图1)的通信。通常，在每一个方向中都具有一个数据流。从逻辑电路3到芯片1的方向上，数据的最初传输是用于芯片1的程序设计。为了图2中的开关、多路复用器和其他部件的程序设计，该数据传送了控制输入K1A至K10D，K11A，K1B至K10B，K1C至K11C，K1D至K10D。
首先描述该电路。线路从连接端IN通向逻辑电路51，该逻辑电路51分离时钟信号和数据，并将他们从那里独立地传送到输入移位寄存器52和重置与控制逻辑电路53。输入移位寄存器52和重置与控制逻辑电路53都连接到控制锁54，该控制锁的输出端(A，B，C，D)对应于块47(DOUTA)和48(DOUTB)及图2的引脚C和引脚D的相应连接端。输出“data”和“sync”还连接到“超串行”移位寄存器56(术语“超串行”在下面作更详细的解释)。依次的，该“超串行”移位寄存器56与为了更好的理解而在此处再次示出的DAC寄存器18连接，还连接到用于存储操作模式和配置的寄存器58。寄存器58的输出端连接到逻辑电路59，该逻辑电路59的输出连接到配置连接K1A至K11A。上述部件56，18，58和59组合成块55A提供给引脚A。相似的，相同的部件55B、55C和55D提供给引脚B、C和D。
在从芯片1到逻辑电路3的方向上(图1)，提供了用于Din A和Din B的连接端16和26，并以相似的方式提供了用于Din C和Din D的连接端，它们连接到状态锁62，并通过一个输出移位寄存器63连接到连接端OUT。另外，提供了代表用于信息或误差报告的数据通道的逻辑电路60和61，逻辑电路60和61也同样连接到状态锁62。通过“超串行”传送，逻辑电路60传送芯片自身的信息及其当前配置等。该信息或者参考于芯片中的每一个永久程序存储器单元，如制造商标识，或者通过读取芯片的设置配置来参考，例如，开关K1A-K11A，K2B-K10B等的当前状态。
原则上，对于在配置和操作过程中出现的误差信息，逻辑电路61以相同的方式工作。逻辑电路61通过线路“误差A”至“误差D”得到这个信息，这些线路的每一个都可以代表大量这种单个的信息。例如，可以为每个引脚安装过电流和/或过电压检测。
下面，将更详细的说明图3的电路的操作原理。
来自/到达接口电路芯片的数据流在每个方向提供一个串行1位数据流。在最简单的例子中，可以是一个异步数据流，但同步数据流也是有利的，因为在不带有一个单独的石英晶体振荡器的接口电路侧也可以重构一个持续的时钟。将带有位的固定定义的数据流连续地传送到芯片1。在接口电路侧，时钟从这个数据流(51)中被滤出并在芯片1中用于多种目的，例如，也用于从芯片1传送数据到FPGA3。从芯片1传送的数据同样也带有位的固定定义。总的来说，为每个方向提供8位就已足够，这8位是按照数据流重复的。
为了增加芯片1的可能用途，也可以将通信的类型(sync.，async.，SPI)配置在芯片1中。
传输可靠性，奇偶在每一个方向，奇偶位形成于传输的7-位字之上并作为最后的数据位传送。它在两侧都被检验。对于从FPGA3到芯片1的传递误差，它可以检测该误差，然后在下一个传输字中送回一个误差位。如下所述，误差类型可以是编码的并与字一起传递。
“超串行”传递首先将解释术语“超串行”。在芯片1和FPGA3之间，连续的数据流与时钟同步地在两个方向上传输，该时钟在FPGA3中产生并包含在在数据流中。有效信息在两个方向上串行传送，例如，通过8位字。在传送了这样的8位字之后，立即开始下一个8位字的传送。单个位的含义可以自由选择，并将在下面的一个实施例中进行详细的解释。这样，对于四个引脚A，B，C和D的每一个，例如，如果引脚作为一个输出端来配置，就提供一个固定该输出端的状态的位。因此，可通过每一个传送的8位字改变一个或多个引脚的状态。为了改变一个输出引脚的状态，该引脚必须等到再次传送一个8位字。只有这样输出引脚上的改变才是有效的。这限制了改变的最大速率。对于图1中块1和块3之间的一个100MHz传递速率，引脚于是可以达到1/80ns的最大改变速率，尽管也同时针对所有的四个引脚。如果对一个引脚(不同于一个输出引脚)配置了另一种操作模式，则可以有区别地在8位字中定义相应的位。在下一部分，“到达接口电路芯片的数据流”也说明了位4和位6的含义。这些用于所谓的超串行传递。在这里，在8位字中，只有某些信息的一位被传送。因此，直到信息全部传送完，其消费了相当长的时间。由8位字中的位4表示新的传递的开始。如果这一位等于0，该信息的第一位由位6(＝数据)递送。在下一个8位字中，接着信息的下一位，等等。所有信息的传送因而是缓慢的。信息类型及其长度也随着该字传送，从而不同信息也可以需要不同长度的时间。从块1到块3的超串行传送也是根据相同的原理。这里，例如可以重新获得一个用于识别芯片的制造商的代码。
另外，为两个传递方向，为每一个I/O引脚和通用信息以及误差报告提供了所谓的超串行数据通道(例如，从芯片1到图3中的FPGA3的块60和61)。它们形成了用于信息的长于一位的字串行传输，也就是说，在每个8位字中只提供一位用于信息传递。在字串行传输的开始，例如为要传送到芯片1的新的数-模转换器值在8位字中设置所谓SYNC位。这样，芯片1识别出超串行传输的信息的第一位，在这里为新的数-模转换器值，被传送。然后通过每一个8位字来传送为四个数-模转换器值中的每一个提供的一位信息。信息的位的数目或者是固定的，可在每个信息的开头随同信息一起传送，或者通过SYNC的周期来确定。由于磁耦合器的传递速率通常可以达到100Mbps，因而能够达到每I/O引脚约10Mbps的传递速率。
到达接口电路芯片的数据流位 名称 含义0引脚A用于I/O引脚A的数据，含义根据该引脚的每一个操作模式而定1引脚B用于I/O引脚B的数据，含义根据该引脚的每一个操作模式而定2引脚C用于I/O引脚C的数据，含义根据该引脚的每一个操作模式而定3引脚D用于I/O引脚D的数据，含义根据该引脚的每一个操作模式而定4SYNC 1＝超串行数据传送的开始5RES 重置0＝所有I/O引脚高阻抗输入1＝所有I/O引脚设置为初始化值6DATA 不同信息的超串行数据通道7奇偶 校验位1到位6的奇偶接口电路芯片的超串行命令设置通电后，所有的I/O引脚的所有位被设置为0，然后I/O引脚为高阻抗输入端。出现在超串行方法中的I/O引脚的配置方式如下在通电重置后(或在RES位回到1之后)，用于初始化而传送的8位字中的第一位决定了串行数据传送的操作模式。随后是针对4个引脚的操作模式的初始化，每一个字中的位3至0包含了超串行方法中的针对I/O引脚3至0的操作模式，这种初始化开始于第一个传送的8位字的初始化值的最高值位。在初始化值的开始也设置SYNC位。随后是为4个模/数转换器提供的初始化值的超串行传送。
不管怎样，只有在位5设置为1时(＝RES)才激活这些设置。如果在此后的字中位5设置为0，则所有I/O引脚复位到模式0，并且必须重复模式的初始化。
接口电路芯片的数据流位 名称 含义0COMP0 比较器13，14或从I/O引脚A的磁滞逻辑15的输出1COMP1 比较器23，24或从I/O引脚B的磁滞逻辑25的输出2COMP2 比较器或从I/O引脚C的磁滞逻辑的输出3COMP3 比较器或从I/O引脚C的磁滞逻辑的输出4SYNC 1＝INFO或误差报告的开始5ERROR 用于误差报告的超串行数据通道6INFO 用于信息的超串行数据通道7PARITY 校验位0-6的奇偶位5和位6都传递一个超串行数据流。第5位提供一个误差报告或0，位6由不同信息组成，例如，芯片版本和修正，制造商，配置模式等。在SYNC＝1时开始传送，然后跟随着的是数据，传送开始于预定的形式中的最高值位并取决于相应的芯片1。
如果在芯片1中检测到误差，则在位5中设置以超串行方法传输的误差信息中的相应的位。重复误差报告直到不再检测到误差。
超串行误差报告的构成(范例)位 含义0在接收中出现奇偶误差1芯片1中温度过高2电源电压瞬时减少(电压不足)，见位3至53电源电压P3或P5故障4电源电压P12或P15故障5电源电压M12或M15故障6引脚A输出端过电流或输入端过电压7引脚B输出端过电流或输入端过电压8引脚C输出端过电流或输入端过电压9引脚D输出端过电流或输入端过电压10 检测芯片111 保留的12 保留的开始条件，通电在断电模式中，切断DC/DC转换器4；这样，芯片1不包含电源。这通过从芯片1到FPGA3的通信引脚OUT以低电平来表示。接通DC/DC转换器4之后，电源提供给芯片1，芯片1检测电源正常情况(期望范围中的所有电源电压)，执行通电重置，以及通过高电平在通信引脚OUT上向FPGA3显示其对通信已准备就绪。通过通信引脚IN和OUT的首次动作是用于交换时序信息及初始化串行接口(通信类型，波特率等)的。直到此时，I/O引脚仍保持高阻抗输入。
此时，FPGA3可以开始通信和传送不同初始化数据。I/O引脚被立即配置，并被设置为用于输出端的初始化值。
这里，可以看到这种设置的另一个优点，因为不需要通过单独的EEPROM为每一个芯片1进行单独的、本地的初始化；而是，可以通过一个用于所有初始化值的EEPROM从FPGA4为所有的芯片1执行初始化。
如果数据传送停止，则经过一段时间后芯片1返回到复位模式，同样如果DC/DC转换器4出现故障或一个电源电压出现故障也是这样的。
状态，阶段 DC/DC转换器 数据传递(同步IN，OUT)I/O-引脚电源关闭 无效无，IN＝0，OUT＝0高阻抗非正常电源 激活无，IN＝0，OUT＝0高阻抗正常电源 激活无，IN＝0，OUT＝0高阻抗通电延迟 激活无，IN＝0，OUT＝1高阻抗时钟启动 激活定时估计 高阻抗命令启动 激活初始化类型和波特率 高阻抗I/O启动 激活双向的 激活激活 激活双向的 激活断电 激活无，IN＝0，OUT＝0激活无源 激活无，FPGA停止，OUT-引脚＝高电平 高阻抗故障 无效OUT-引脚＝低电平 高阻抗在I/O启动阶段。最初4个传送的8位字设置了四个I/O引脚的操作模式和数字输出的启动状态。接着，在SYNC＝1的情况下，接着是超串行传送的DA值的开始。伴随着下一个8位字，通过RES＝1激活先前对模式、模数转换器和数字输出端设置的值，同时也激活芯片1。RES位总是保持设置直到必须复位。
I/O初始化的举例根据该模式，或者为每一字节只传送一位，或者在SYNC＝1时传送下一个模/数转换器的值。
76 5 4 3210位-号PAR INFO RES SYNC 引脚D引脚C引脚B引脚A功能P0 0 1 MODD3MODC3MODB3MODA3启动模式位3P0 0 0 MODD2MODC2MODB2MODA2启动模式位2P0 0 0 MODD1MODC1MODB1MODA1启动模式位1P0 0 0 MODD0MODC0MODB0MODA0启动模式位0P0 0 0 PIND PINC PINB PINA 启动数字输出P0 0 1 DAD11DAC11DA111DA011启动DAC位11P0 0 0 DAD10DA210DA110DA010启动DAC位10P0 0 0 DAD9 DA29 DA19 DA09 启动DAC位9P0 0 0 DAD8 DA28 DA18 DA08 启动DAC位8P0 0 0 DAD7 DA27 DA17 DA07 启动DAC位7P0 0 0 DAD6 DA26 DA16 DA06 启动DAC位6P0 0 0 DAD5 DA25 DA15 DA05 启动DAC位5P0 0 0 DAD4 DA24 DA14 DA04 启动DAC位4P0 0 0 DAD3 DA23 DA13 DA03 启动DAC位3P0 0 0 DAD2 DA22 DA12 DA02 启动DAC位2P0 0 0 DAD1 DA21 DA11 DA01 启动DAC位1P0 0 0 DAD0 DA20 DA10 DA00 启动DAC位0P0 1 1 DAD11DA211DA111DA011DAC-值位11P0 1 0 DAD10DA210DA110DA010DAC-值位10I/O引脚根据要求，引脚可抵抗过电压或断路情形。根据芯片1的制造过程，典型的处理I/O标准尽可能不用特殊的外部电路而被保留。
通常I/O引脚CLK1不是必需的，这是由于如上所述，时钟包含在传送的数据中，并且可以通过已知的标准方法和标准编码来提取，例如，所谓的在接收侧，此处指部件，上的曼彻斯特编码法。
因此为需要外部时钟的操作模式，例如，不能从数据流中提取时钟的异步操作模式提供了I/O引脚CLK1。对于优选的同步操作模式，不需要该引脚，于是该引脚用于对配置进行设置(为GND、V5或n.c.)。
I/O引脚Uref通过电容提供给GND。它也可以用于以外部参考电压来代替单板参考电压。
接口电路芯片的串联排列(见图4)若干芯片1，1’可通过相同的去耦装置2和相同的通信信道来操作。这里，只有芯片1的Data-OUT必须连接到下一个芯片1’的Data-IN。在通电复位后通过第一个8位字进行芯片1中的顺序的识别。如果CASC＝1，对主要芯片1进行处理。如果CASC＝0对次要芯片1’进行处理。串行数据以芯片1的顺序传送，这样在芯片1的方向上先向主要芯片1传送8位字，接着为下一个传送，等等。
设置串行接口的操作模式为了使芯片1具有其它可能的用途，可以调整串行数据传送的方式，例如，同步，异步，或SPI。
因此，还存在着将芯片1连接到典型的串行接口以及连接到用于大量微控制器和DSP(数字信号处理器)的SPI接口的可能性。也可以通过软件异步地执行控制。
不带去耦的操作(见图5)为减少成本，可不使用去耦(单独的或级联的)来操作芯片1。图5示出了相当简单的系统结构，其中的通信接口配置成异步地或作为SPI。特别地，现代的微控制器常常已经提供了这样的串行接口。
权利要求
1.一种用于处理与计算机连接的接口电路(1)，具有以下特征该接口电路(1)包含- 至少一个双向输入连接端(引脚A-D)，-至少一个连接到逻辑电路(3)的双向输出连接端(IN，OUT)，-大量可由信号(K1-K4)控制的开关(17，40，38，43，39)，其输入端直接或间接地连接到至少一个输入连接端(引脚A-D)，-若干可由信号(K3-K7)控制的部件，也就是多路复用器(11，12，21，22)，-至少一个模拟比较器(13，14；23，24)，以及-至少一个数/模转换器(19，29)，其中根据信号(K1-K11)的状态，部件被激活、停用或变为不同的操作或切换状态，其中不同的模拟或数字功能可以分配给一个或多个双向输入连接端(引脚A-D)。
2.根据权利要求1的接口电路，其特征在于通过去耦装置(5)将一个或多个双向输出连接端(IN，OUT)连接到逻辑电路(3)。
3.根据权利要求1或2的接口电路，其特征在于可双向操作多路复用器(12，22)，也就是既可作为多路复用器又可作为多路分配器。
4.根据权利要求1的接口电路，其特征在于一个或多个模拟比较器(13，14；23，24)与一个采样保持电路(17，18；40，41)联系在一起，该采样保持电路的输入端连接到至少一个输入连接端(引脚A-D)。
5.根据权利要求4的接口电路，其特征在于一个或多个模拟/数字转换器根据逐次近似计算法的原理操作。
6.根据权利要求1的接口电路，其特征在于在一个或多个输入连接端(引脚A-D)与一个或多个模拟比较器(13，14；23，24)之间连接一个电流/电压转换器(31，32)，这种连接可通过多路复用器(12，22)进行切换。
7.根据权利要求1的接口电路，其特征在于一个或多个模拟比较器(13，14；23，24)连接在可控磁滞电路(15，25)之后。
8.如权利要求1所述的接口电路，其特征在于一个模/数转换器(19、29)连接在从输出连接端(IN)到一个或多个输入连接端(引脚A-D)的信号方向上，这种连接可通过可控的多路复用器(12，22)进行切换。
9.根据权利要求1的接口电路，其具有至少两个输入连接端(引脚A和B，引脚C和D)，它们通过测量电阻(37)和可控开关(38)互相连接，其中测量电阻(37)的两个连接端连接到差分放大器(44)，差分放大器的输出端连接到一个或多个模/数转换器(23、24)。
10.根据权利要求1-9之一的接口电路，其特征在于多个接口电路以级联方式连接，并连接到逻辑电路(3)。
11.根据权利要求1-10之一的接口电路，其特征在于一个去耦装置(2)，优选为光耦合器，连接在接口电路(1)和逻辑电路(3)之间。
12.根据权利要求1-11之一的接口电路，特征在于高级功能，特别是系统功能，在逻辑电路中执行，而只有低级功能在接口电路(1)中执行。
13.根据权利要求12的接口电路，其特征在于逻辑电路(3)和接口电路(1)设置为在这些电路之间进行双向串行通信。
全文摘要
通用的、可编程的接口电路包括大量可控开关(17，40，38，43，39)，大量可控多路复用器(12，22，11，21)，至少一个模/数转换器(13，14，23，24)，和至少一个数/模转换器(19，29)。这些部件通过控制信号(K1到K11)在它们的操作或切换状态中被激活，停用或改变，其中不同的功能可以分配给每一个双向输入连接端(引脚A到引脚D)。因此，每一个输入连接端(引脚A到引脚D)具有大量用于计算机和技术处理的设备之间双向交换的数据，测量值，控制信号等等的数字或模拟功能(图2)。
文档编号G06F3/05GK1530800SQ20041002845
公开日2004年9月22日 申请日期2004年2月24日 优先权日2003年2月24日
发明者哈特默特·B·布林克赫斯, 哈特默特 B 布林克赫斯 申请人:哈特默特·B·布林克赫斯, 哈特默特 B 布林克赫斯