专利名称：半导体器件、显示器件以及信号传输系统的制作方法
技术领域：
本发明涉及半导体器件、显示器件以及信号传输系统。确切地说，本发明涉及级联的并处理信号的半导体器件，显示器件以及包含级联连接并处理信号的信号传输系统。
背景技术：
例如，在液晶显示器(LCD)器件中，各包含一晶体管的像素排列成行和列，在水平方向延伸的栅极总线线路(gate bus line)被连接到像素中晶体管的栅极，在垂直方向延伸的数据总线线路通过晶体管被连接到像素中的电容器。当数据在LCD面板上显示时，栅极驱动器在逐条线路的基础上依次驱动每一栅极总线线路，而使连接到栅极总线线路的晶体管导通，接着数据驱动器通过导通的晶体管同时向水平方向的线路上的像素中写入数据。
在传统的结构中，LCD驱动器通常被连接到传播显示数据信号、时钟信号等的总线。在这样的结构中，由于信号线交叉，因此所安装电路板层的数目比较大。为了减少所安装的电路板层的数目，LCD驱动器被级联起来，因此每个LCD驱动器的输出被提供给在下一级中的另一个LCD驱动器。
由于LCD驱动器以级联连接的方式被连续地连接起来，所安装的信号线不交叉，所以所安装电路板层的数目能被减少。因此，可以低成本地制造电路板。
图9是图示传统的具有级联结构的LCD器件的例子的示意图。图9的LCD器件包括LCD面板10、控制电路11、栅极驱动器12、多个数据驱动器集成电路(IC)13和信号线15。
在LCD面板10中，各包含一晶体管(未示出)的像素排列成行和列，从栅极驱动器12沿水平方向延伸的栅极总线线路被连接到像素中晶体管的栅极，从数据驱动器IC 13沿垂直方向延伸的数据总线线路通过晶体管被连接到像素中的电容器。当数据在LCD面板10上显示时，栅极驱动器12在逐条线路的基础上依次驱动每一栅极总线线路，而使连接到栅极总线线路的晶体管导通，接着数据驱动器IC 13通过导通的晶体管同时向水平方向的每一线路上的像素中写入数据。
控制电路11控制栅极驱动器12和数据驱动器IC 13，从而在LCD面板10上显示数据。从控制电路11输出的信号首先被提供给第一级中的数据驱动器IC 13，然后从每一级中的数据驱动器IC 13提供给下一级中的另一个数据驱动器IC 13。
栅极驱动器12在控制电路11的控制之下，在逐条线路的基础上依次驱动每一栅极总线线路，而使连接到栅极总线线路的晶体管导通。
数据驱动器IC 13是级联的，并与时钟信号同步锁存从控制电路11提供、将被显示的数据。被每一数据驱动器IC13锁存的数据被提供给LCD面板10和下一个数据驱动器IC 13。
图10是图示每一个数据驱动器IC 13例子的细节的示意图。图10中图示的数据驱动器IC 13包括输入缓存20～23、计数器24、时钟控制电路25、数据控制电路26、锁存电路27以及输出缓存28～31。
将起始信号(START)输入到输入缓存20，将时钟信号(CLOCK)输入到输入缓存21，将复位信号(RESET)输入到输入缓存22，以及将数据信号(DATA)输入到输入缓存23。
计数器24对从时钟控制电路25输出的时钟信号的时钟周期进行计数。当计数到达预定值时，计数器24启动被提供给输出缓存28的起始信号。
时钟控制电路25响应于从输入缓存21提供的时钟信号、起始信号和复位信号来控制计数器24、数据控制电路26和锁存电路27，并将时钟信号提供给输出缓存29。
数据控制电路26与从时钟控制电路25提供的时钟信号同步，锁存通过输入缓存23输入的数据信号，并将锁存的数据信号提供给锁存电路27。
锁存电路27锁存从数据控制电路26提供的数据信号，并将锁存的数据信号提供给LCD面板10。
输出缓存28将从计数器24输出的起始信号提供给下一个数据驱动器IC 13。
输出缓存29将从时钟控制电路25输出的时钟信号提供给下一个数据驱动器IC 13。
输出缓存30将从输入缓存22输出的复位信号提供给下一个数据驱动器IC 13。
输出缓存31将从数据控制电路26输出的数据信号提供给下一个数据驱动器IC 13。
图11是图示数据控制电路26例子的细节的示意图。在图11的例子中，数据控制电路26由输入电路40和输出电路44组成。数据控制电路26与时钟信号的上升沿和下降沿同步锁存数据信号，将锁存的数据信号提供给LCD面板10，合成锁存的数据信号来产生数据信号，并输出所合成的数据信号。
输入电路40由反相器41和数据触发器(DFF，Data Flip-Flop)电路42、43组成。DFF42与时钟信号的下降沿同步锁存数据信号，DFF43与时钟信号的上升沿同步锁存数据信号。由DFF42、43锁存的数据信号被提供给锁存电路27以及输出电路44。
输出电路44由反相器45、46和NAND门47～49组成，与时钟信号同步合成由DFF42、43锁存的数据信号，并输出所合成的数据信号。
图12是图示计数器24例子的细节的示意图。计数器24通过由DFF50-1～50-n和51构成的移位寄存器以及反相器52实现。其中，DFF50-1～50-n和51的数目对应于捕捉数据信号必需的时钟周期数目n+1。计数器24具有向下一级中的IC通知从设置该计数器24的级输出的数据信号和时钟信号的捕捉的起始计时的功能。
接下来，解释上述传统例子的操作。
在图像信号被输入到控制电路11时，控制电路11输出将被提供给第一级中的数据驱动器IC 13的复位信号。
每一个数据驱动器IC 13通过输入缓存22读入复位信号，并复位时钟控制电路25和计数器24。在此后，每一个数据驱动器IC 13将复位信号提供给下一级中的另一个数据驱动器IC 13。因此，数据驱动器IC 13一个接一个地被复位。
随后，当时钟信号和数据信号从控制电路11输出时，在第一级中的数据驱动器IC 13通过输入缓存21和23读入时钟信号和数据信号(见图13(A)和(B))，并分别将时钟信号和数据信号提供给时钟控制电路25和数据控制电路26。
当输入起始信号时，数据控制电路26中的DFF43与时钟信号的上升沿同步锁存数据信号，并将锁存的数据信号作为信号A(见图13(C))输出到锁存电路27。另一方面，数据控制电路26中的DFF42与时钟信号的下降沿同步锁存数据信号，并将锁存的数据信号作为信号B(见图13(D))输出到锁存电路27。
锁存电路27锁存从数据控制电路26提供的数据，并将锁存的数据提供给LCD面板10。
在计数器24随着复位信号被复位后，计数器24对时钟信号的时钟周期进行计数。当经过时钟信号的(n-1)+0.5个周期时，计数器24将提供给输出缓存28的起始信号设置为“H”状态。
输出缓存29和31分别输出时钟信号和数据信号到下一个数据驱动器IC 13(见图13(E)和(F))。
如上所解释的，从控制电路11所输出的数据信号与时钟信号同步，依次地被数据驱动器IC 13锁存，然后锁存的数据信号被提供给LCD面板10。
栅极驱动器12驱动LCD面板上每一个预定的栅极总线线路来使每一线路上的晶体管导通。因此，从数据驱动器IC 13提供的数据显示在LCD面板10上预定的线路上。
但是，在数据驱动器IC 13是级联的情形中，当信号被输入到驱动器件时，该信号通过输出缓存被提供给下一级的驱动器件。在这时，在信号的上升沿和下降沿之间，缓存中的信号延迟存在差异，其中，该差异是由制造过程造成的。所以，输出级的信号的占空比与输入级的信号的占空比有略微的不同。
在具有类似的延迟特性的数据驱动器IC 13被级联的情形中，信号通过各个数据驱动器IC 13时产生的信号的占空比的误差被积累起来。所以，有的时候在信号通过多级中的驱动器后，所积累起来的信号占空比的误差变得不可小视了。例如，在超级增强图像阵列(SXGA，SuperExtended Graphics Array)LCD面板中，级联了10个数据驱动器IC 13。所以，由于占空比中所积累的误差，在信号通过10个数据驱动器IC 13传播的过程中，存在不能维持信号的正常波形的可能性。
图14是图示了10个级联的数据驱动器IC 13的输入级的时钟信号的波形的示意图。参考图14中(A)，在信号被输入到第一个数据驱动器IC 13时，时钟信号具有矩形的形状。但是，每次时钟信号通过数据驱动器IC 13时，“H”状态的持续时间被延长了，而“L”状态的持续时间则被缩短了。
也即，时钟信号的占空比不同于在输入到第一个数据驱动器IC 13时的波形的占空比。所以，一些数据驱动器IC 13可能没有正常工作。
因此，在日本专利申请No.2002-19518中，本发明人提出了一种集成电路，在该集成电路中通过在每一个数据驱动器IC 13对时钟信号的输出进行反相，占空比的误差没有被积累。
图15是图示了上述日本专利申请No.2002-19518所提出的LCD器件细节的示意图。如图15所图示说明的，上述日本专利申请所公开的集成电路包括LCD面板10、控制电路11、栅极驱动器12以及多个数据驱动器IC 16。在与图9的结构比较时，数据驱动器IC 13被数据驱动器IC 16所替换。作为奇—偶切换信号，GND信号被输入到每一个奇数编号的IC中，VDD信号被输入到每一个偶数编号的IC中。图15的结构的其他部分与图9相同。
图16是图示了图15结构中的每一个数据驱动器IC 16的结构的细节的示意图。图16的数据驱动器IC 16包括输入缓存60～62、反相器63、信号—反相切换电路64、时钟控制器65、数据控制器66、内部电路67、反相器68、信号—反相切换电路69、反相器70以及输出缓存71、72。
接下来，对上述日本专利申请No.2002-19518中所公开的器件的操作进行简要地解释。
由于GND信号或VDD信号根据每一个数据驱动器IC16在级联连接中的位置被输入到输入缓存62中，所以，信号—反相切换电路64和69中的每一个根据通过输入缓存62输入的信号的状态选择两个端子中的一个。
图17是图示了级联连接中每一个奇数编号的数据驱动器IC 16的连接状态的示意图。因为GND信号作为奇—偶变换信号被输入到每一个奇数编号的数据驱动器IC 16中，信号—反相切换电路64选择输入缓存60的输出，信号—反相切换电路69选择反相器68的输出，如图17所图示的。
图18是图示了级联连接中每一个偶数编号的数据驱动器IC 16的连接状态的示意图。因为VDD信号作为奇—偶变换信号被输入到每一个偶数编号的数据驱动器IC 16中，信号—反相切换电路64选择反相器63的输出，信号—反相切换电路69选择时钟控制器65的输出，如图18所图示的。
所以，被输入到每一个奇数编号的数据驱动器IC 16的时钟信号被按原样提供给时钟控制器65，此后被反相器68反相。然后，反相器68的输出从数据驱动器IC 16输出。
另一方面，被输入到每一个偶数编号的数据驱动器IC 16的时钟信号被反相器63反相，然后被提供给时钟控制器65。此后，被反相的时钟信号被按原样从数据驱动器IC 16输出。
因此，即使时钟信号的“H”状态的持续时间被延长了，时钟信号在其通过每一个数据驱动器IC 16中的时钟控制器65时被反相，如图19所图示的。所以，时钟信号占空比的误差被消除了。因此，在通过多个数据驱动器IC 16传播的过程中，防止占空比误差的积累是可能的。
但是，因为GND信号或VDD信号需要被提供给每一个数据驱动器IC 16，所以该器件的结构很复杂。
发明内容
考虑到上述问题而做出本发明，本发明的目的是提供一种具有简化的结构的半导体器件、显示器件以及数据传输系统，其中，占空比误差不会被积累。
为了达到上述目的，提供了一种半导体器件。该半导体器件包括第一输入电路，接收从外部提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从外部提供的第二输入信号；信号处理电路，基于所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
此外，为了达到上述目的，提供了一种显示器件。该显示器件包括显示面板；栅极驱动器，驱动所述显示面板的栅极总线线路；和多个级联的数据驱动器，驱动所述显示面板的数据总线线路。多个数据驱动器中的每一个包括第一输入电路，接收从前一级提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从前一级提供的第二信号；信号处理电路，基于由所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
而且，为了达到上述目的，提供了一种传输系统，该传输系统包括多个级联并且依次传输所输入的信号的半导体器件。多个半导体器件中的每一个包括第一输入电路，接收从前一级提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从前一级提供的第二信号；信号处理电路，基于由所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
本发明上述以及其他的目的、特征以及优点将从下面结合附图以示例方式对本发明优选实施例的描述中变得清楚。
图1是用于解释本发明原理的示意图；图2是图示本发明实施例的示例性结构的示意图；图3是图示在图2的结构中的数据驱动器IC的示例性结构的细节的示意图；图4是图示在图3的结构中的数据控制电路的示例性结构的细节的示意图；图5是图示在图3的结构中的计数器的示例性结构的细节的示意图；图6是用于解释图2中说明的实施例的操作的时序图；图7是图示时钟信号和数据信号相互之间关系的示意图；图8是图示在如图2所示的10个级联的数据驱动器IC的输入级的时钟信号的相对相位的时序图；图9是图示传统的具有级联结构的LCD器件的例子的示意图；图10是图示每一个数据驱动器IC例子的细节的示意图；图11是图示数据控制电路例子的细节的示意图；图12是图示计数器例子的细节的示意图；图13是图示说明数据控制器IC和数据控制电路的操作的时序图；图14是图示在10个级联的数据驱动器IC的输入级的时钟信号的波形的时序图；图15是图示由日本专利申请No.2002-19518所提出的LCD器件细节的示意图；图16是图示图15结构中的每一个数据驱动器IC的结构的细节的示意图；图17是图示在级联连接中每一个奇数编号的数据驱动器IC的连接状态的示意图；
图18是图示在级联连接中每一个偶数编号的数据驱动器IC的连接状态的示意图；图19是图示日本专利申请No.2002-19518公开的LCD器件的操作的时序图。
具体实施例方式
下面参照附图，解释本发明的实施例。
图1是用于解释本发明原理的示意图。如图1所图示的，半导体器件100级联于半导体器件99和101之间。半导体器件100接收从前一级的半导体器件99输出的时钟信号(CLK)和数据信号(DATA)，执行预定的信号处理，向下一级的半导体器件101输出时钟信号和数据信号。
半导体器件100包括第一输入电路100a，第二输入电路100b、信号处理电路100c、第一输出电路100d和第二输出电路100e。
第一输入电路100a接收从前一级的半导体器件99提供的，作为第一信号的时钟信号。
第二输入电路100b，响应从第一输入电路100a提供的时钟信号(第一信号)，接收从前一级的半导体器件99提供的，作为第二信号的数据信号。
信号处理电路100c，基于从第二输入电路100b提供的数据信号(第二信号)，执行信号处理。
第一输出电路100d将从第一输入电路100a提供的时钟信号(第一信号)反相，然后将反相的时钟信号输出到下一级的半导体器件101。
第二输出电路100e将从第二输入电路100b提供的数据信号(第二信号)延迟时钟信号(第一信号)的半个周期。
接下来，解释上述结构的操作。
从前一级的半导体器件99输出的时钟信号和数据信号分别被提供给半导体器件100中的第一输入电路100a和第二输入电路100b。
第一输入电路100a接收从前一级的半导体器件99提供的时钟信号，并将该时钟信号提供给信号处理电路100c和第二输入电路100b。
第二输入电路100b与从第一输入电路100a提供的时钟信号同步接收数据信号，并将该数据信号提供给信号处理电路100c和第二输出电路100e。
信号处理电路100c与从第一输入电路100a提供的时钟信号同步获取从第二输入电路100b提供的数据信号，并执行预定的处理。此外，该时钟信号被提供给第一输出电路100d。
第一输出电路100d将从信号处理电路100c提供的时钟信号反相，并将反相的时钟信号输出。因此，具有与被输入到半导体器件100的时钟信号有180度相差的时钟信号被提供给下一级的半导体器件101。
第二输出电路100e将从第二输入电路100b提供的数据信号延迟时钟信号的半个周期(180度)，并将延迟的数据信号输出。因此，与被输入到半导体器件100的数据信号有180度相差的数据信号被提供给下一级的半导体器件101。
由于通过第一输出电路100d提供的时钟信号被反相，然后被输出，即使该时钟信号的“H”状态的持续时间被延长，该“H”状态被反相为“L”状态，然后被输出。所以，该时钟信号的占空比的误差的积累能以与参照图19解释的情形的相类似的方式被防止。
此外，由于数据信号也被延迟时钟信号的半个周期(180度)，然后被输出，所以可能使该数据信号与反相的时钟信号(即，其相位与被输入到半导体器件100的时钟信号有180度相差的时钟信号)同步。所以，不必提供信号—反相切换电路64和69，这些电路在由日本专利申请No.2002-19518所提出的LCD器件中被提供。而且，不必根据半导体器件在级联连接中的位置来输入GND和VDD信号。
因此，根据本发明，简化电路结构、防止时钟信号的占空比的误差的积累是可能的。
接下来，解释本发明的实施例。
图2是图示本发明实施例的示例性结构的示意图。图2的LCD器件包括LCD面板10、控制电路11、栅极驱动器12、多个数据驱动器IC17和信号线15。
在LCD面板10中，各包含一晶体管的像素排列成行和列，从栅极驱动器12沿水平方向延伸的栅极总线线路被连接到像素中晶体管的栅极，从数据驱动器电路IC 17沿垂直方向延伸的数据总线线路通过晶体管被连接到像素中的电容器。当数据在LCD面板10上显示时，栅极驱动器12在逐条线路的基础上依次驱动每一栅极总线线路，而使连接到栅极总线线路的晶体管导通，接着数据驱动器IC 17通过导通的晶体管同时向水平方向的每一线路上的像素中写入数据。
控制电路11控制栅极驱动器12和数据驱动器IC 17，从而在LCD面板10上显示数据。从控制电路11输出的信号首先被提供给第一级中的数据驱动器IC 17，然后从每一级中的数据驱动器IC 17提供给下一级中的数据驱动器IC 17。
栅极驱动器12在控制电路11的控制之下，基于逐条线路依次驱动每一栅极总线线路，而使连接到栅极总线线路的晶体管导通。
数据驱动器IC 17是级联的，并与时钟信号同步锁存从控制电路11提供、将被显示的数据。被每一数据驱动器IC 17锁存的数据被提供给LCD面板10和下一个数据驱动器IC 17。
图3是图示每一个数据驱动器IC 17例子的细节的示意图。图3中图示的数据驱动器IC 17包括输入缓存120～123、计数器124、时钟控制电路125、数据控制电路126、锁存电路127、输出缓存128～131和反相器132。
将起始信号输入到输入缓存120，将时钟信号输入到输入缓存121，将复位信号输入到输入缓存122，以及将数据信号输入到输入缓存123。
计数器124对从时钟控制电路125输出的时钟信号的时钟周期进行计数。当计数到达预定值时，计数器124启动被提供给输出缓存128的起始信号。
时钟控制电路125响应于从输入缓存121提供的时钟信号、起始信号和复位信号来控制计数器124、数据控制电路126和锁存电路127，并将时钟信号提供给反相器132。
数据控制电路126与从时钟控制电路125提供的时钟信号同步锁存通过输入缓存123输入的数据信号，并将锁存的数据信号提供给锁存电路127。
锁存电路127锁存从数据控制电路126提供的数据信号，并将锁存的数据信号提供给LCD面板10。
输出缓存128将从计数器124输出的起始信号提供给下一个数据驱动器IC 17。
输出缓存129将从反相器132输出的被反相的时钟信号提供给下一个数据驱动器IC 17。
输出缓存130将从输入缓存122输出的复位信号提供给下一个数据驱动器IC 17。
输出缓存131将从数据控制电路126输出的数据信号提供给下一个数据驱动器IC 17。
图4是图示数据控制电路126例子的细节的示意图。在图4的例子中，数据控制电路126由输入电路140、延迟电路150和输出电路144组成，它们每一个都用虚线包围。数据控制电路126与时钟信号的上升沿和下降沿同步锁存数据信号，将锁存的数据信号提供给LCD面板10，延迟锁存的数据信号，合成所延迟的数据信号，并输出所合成的数据信号。
输入电路140由反相器141和数据触发器(DFF)电路142、143组成。DFF142与时钟信号的下降沿同步锁存数据信号，DFF143与时钟信号的上升沿同步锁存数据信号。由DFF142、143锁存的数据信号被提供给锁存电路127以及延迟电路150。
延迟电路150由反相器151、152和D-锁存电路153、154组成。D-锁存电路153与时钟信号的上升沿同步锁存DFF142的输出，D-锁存电路154与时钟信号的下降沿同步锁存DFF143的输出。由D-锁存电路153和154锁存的数据信号被提供给锁存电路127和输出电路144。
输出电路144由反相器145、146和NAND门147～149组成，与时钟信号同步，合成从D-锁存电路153和154输出的数据信号，并将合成的信号输出。
图5是图示计数器24例子的细节的示意图。计数器124通过由DFF160-1～160-n和161构成的移位寄存器实现，其中，DFF160-1～160-n和161的数目对应于捕捉数据信号所必需的时钟周期数目n+1。计数器124具有向下一级中的IC通知从设置该计数器124的级输出的数据信号和时钟信号的捕捉的起始计时的功能。
接下来，解释上述例子的操作。
在图像信号被输入到控制电路11时，控制电路11输出将被提供给第一级中的数据驱动器IC 17的复位信号(在图2左端图示说明)。
每一个数据驱动器IC 17通过输入缓存122读入复位信号，并复位时钟控制电路125和计数器124。在此后，数据驱动器IC 17向下一级中的另一个数据驱动器IC 17提供复位信号。因此，数据驱动器IC 17一个接一个地被复位。
随后，当时钟信号和数据信号从控制电路11输出时，第一级中的数据驱动器IC 17通过输入缓存121和123读入时钟信号和数据信号(见图6(A)和(B))，并分别将时钟信号和数据信号提供给时钟控制电路125和数据控制电路126。
当从控制电路11向输入缓存120提供起始信号时，数据控制电路126中的DFF143与时钟信号的上升沿同步锁存数据信号，并将锁存的数据信号作为信号A(见图6(C))输出到D-锁存电路154。另一方面，数据控制电路126中的DFF142与时钟信号的下降沿同步锁存数据信号，并将锁存的数据信号作为信号B(见图6(D))输出到D-锁存电路153和锁存电路127。
D-锁存电路153通过与时钟信号的上升沿同步锁存DFF142的输出，将DFF142的输出延迟时钟信号的半个周期，并将延迟的输出作为信号D(见图6(F))提供给输出电路144。
D-锁存电路154通过与时钟信号的下降沿同步锁存DFF143的输出，将DFF143的输出延迟时钟信号的半个周期，并将延迟的输出作为信号C(见图6(E))提供给输出电路144以及锁存电路127。
输出电路144与时钟信号同步合成从D-锁存电路153和154输出的信号，并将合成的数据信号提供给输出缓存131。
锁存电路127锁存从数据控制电路126提供的数据信号，并将锁存的数据提供给LCD面板10。因此，被分配给数据驱动器IC 17的图像数据被提供给LCD面板10。
在计数器124随着复位信号被复位后，计数器124对时钟信号的时钟周期进行计数。当经过时钟信号的n个周期时，计数器124将提供给输出缓存128的起始信号设置为“H”状态。
从时钟控制电路125输出的时钟信号被反相器132反相，然后被提供给输出缓存129。
输出缓存129和131分别将被反相器132反相的时钟信号和从数据控制电路126提供的数据信号输出到下一个数据驱动器IC 17(见图6(G)和(H))。
上述从输出缓存131输出的数据信号(见图6(G))被从输入到输入缓存123的数据信号(见图6(B))延迟时钟信号的半个周期。此外，因为通过输入缓存121输入的时钟信号被反相器132反相，该时钟信号的相位也被移位180度。
图7是图示时钟信号和数据信号的相位之间关系的示意图。在图7中，数据位“A”到“H”是在输入时钟脉冲“1”到“10”时被输入的。确切地说，数据位“A”是与时钟脉冲“1”同步被输入的。
当输入的起始信号(参考图7中(A)图示说明)变成“H”，数据位“A”(参考图7中(C)图示说明)与时钟脉冲“1”(参考图7中(B)图示说明)同步被输入。如前所述，时钟信号在输出前被反相器132反相。所以，参考图7中(E)图示说明，时钟脉冲“1”在所输出的时钟信号中被反相为“L”状态。
另一方面，参考图7中(F)图示说明，由于数据信号在输出前被延迟时钟信号的半个周期，数据位“A”与时钟脉冲“1”和“2”之间的“H”状态同步被输出。所以，在进入数据驱动器IC 17的输入级的数据信号和时钟信号之间的相对相位，在它们被提供给下一个数据驱动器IC17时得以维持。
图8是图示了在如图2所图示的10个级联的数据驱动器IC的输入级的时钟信号的相对相位的时序图。在图8中，参考(A)到(J)指示了在第一到第十级(尽管在图2中仅图示了4级)中的数据驱动器IC 17的输入级的时钟信号的波形。如图8所图示说明的，在本发明的实施例中，时钟信号在输出前在每一个数据驱动器IC 17中被反相。所以，可以防止占空比误差的积累。
在如图11所图示说明的传统的数据控制电路中，由数据信号所携带的信息通过与时钟信号上升沿和下降沿同步分别锁存DFF42和43的输入信号而被捕捉。但是，如图13所图示说明的传统的结构中，锁存电路127用来锁存数据的时间间隔(timing margin)，与从每个时钟脉冲的下降沿到下一个时钟脉冲的上升沿的时间一样小。所以，当分辨率变大时，不可能正常地捕捉数据。
另一方面，在如图4图示说明的本发明的实施例中，D-锁存电路154的输出(信号C)被用来在每个上升沿获取输出数据信号携带的信息，DFF142的输出(信号B)被用来在每个下降沿获取输出数据信号携带的信息，如同在传统的结构中。所以，如图6图示说明的，可能获得从时钟信号的每个下降沿到下一个下降沿的时间的时间间隔。所以，准确地锁存数据是可能的，即使在图像分辨率变大时。
尽管在上述实施例中，数据信号通过使用D-锁存电路153和154而被延迟，作为替换，也可以使用用于延迟数据信号的延迟线路。
尽管上述实施例的解释采用了使用LCD面板的例子，但是本发明能被用到例如使用等离子显示面板的器件的其他显示器件。
本发明的应用不限于如LCD器件的显示器件。本发明也能够被应用于数据在级联的半导体器件之间传输的传输系统。
上述实施例中的电路仅仅作为实例图示说明。本发明并不限于这些电路。
如上所解释的，根据本发明，在每一个级联的半导体器件中，从外部提供的第一信号在输出前被反相，同是从外部提供的第二信号在输出前被延迟预定的量。所以，可以防止第一信号占空比误差的积累。
此外，根据本发明，在显示器件的多个级联的数据驱动器的每一个中，从前一级提供的第一信号在输出前被反相，同是从前一级提供的第二信号在输出前被延迟预定的量。所以，可以防止第一信号占空比误差的积累以及所显示图像质量变差。
而且，根据本发明，在信号传输系统的多个级联的半导体器件的每一个中，从前一级提供的第一信号在输出前被反相，同是从前一级提供的第二信号在输出前被延迟预定的量。所以，可以防止第一信号占空比误差的积累以及所传输的信号质量变差。
前述仅被认为是本发明原理的说明。而且，由于本领域的技术人员能进行很多修改和变化，所以不希望将本发明限制为所显示和描述的具体的结构和应用，因此，所有适当的修改和等同物可以被认为是落在所附的权利要求以及它们的等同物的本发明的范围内。
权利要求
1.一种半导体器件，包括第一输入电路，接收从外部提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从外部提供的第二输入信号；信号处理电路，基于所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
2.如权利要求1所述的半导体器件，其中，所述第一信号是时钟信号，所述第二信号是数据信号，所述第二输出电路将数据信号延迟时钟信号的半个周期，并输出被延迟的数据信号。
3.如权利要求2所述的半导体器件，其中，所述第二输出电路使用锁存电路延迟所述数据信号。
4.如权利要求3所述的半导体器件，其中，所述数据信号在对应于所述时钟信号的上升沿和下降沿的位置携带一对信息片段，所述信号处理电路从被所述锁存电路延迟的数据信号捕捉所述信息片段对中在前的一个，并从未被所述锁存电路延迟的数据信号捕捉所述信息片段对中在后的一个。
5.如权利要求2所述的半导体器件，还包括第三输入电路，接收指示所述数据信号的捕捉的起始信号；和第三输出电路，将所述第三输入电路接收的所述起始信号延迟对于所述数据信号的捕捉必需的所述时钟信号的若干周期。
6.如权利要求2所述的半导体器件，其中，所述第一和第二输出电路中的至少一个使用延迟线路来延迟所述数据信号。
7.一种显示器件，包括显示面板；栅极驱动器，驱动所述显示面板的栅极总线线路；和多个级联的数据驱动器，驱动所述显示面板的数据总线线路多个数据驱动器中的每一个包括第一输入电路，接收从前一级提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从前一级提供的第二信号；信号处理电路，基于由所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
8.如权利要求7所述的显示器件，其中，所述第一信号是时钟信号，所述第二信号是数据信号，所述第二输出电路将数据信号延迟时钟信号的半个周期，并输出延迟的数据信号。
9.如权利要求8所述的显示器件，其中，所述第二输出电路使用锁存电路延迟所述数据信号。
10.如权利要求9所述的显示器件，其中，所述数据信号在对应于所述时钟信号的上升沿和下降沿的位置携带一对信息片段，所述信号处理电路从被所述锁存电路延迟的数据信号捕捉所述信息片段对中在前的一个，并从未被所述锁存电路延迟的数据信号捕捉所述信息片段对中在后的一个。
11.如权利要求8所述的显示器件，还包括第三输入电路，接收指示所述数据信号的捕捉的起始信号；和第三输出电路，将所述第三输入电路接收的所述起始信号延迟对于所述数据信号的捕捉所必需的所述时钟信号的若干周期。
12.如权利要求8所述的显示器件，其中，所述第一和第二输出电路中的至少一个使用延迟线路来延迟所述数据信号。
13.一种信号传输系统，包括多个级联的半导体器件，所述多个半导体器件依次传输输入的信号，其中，多个半导体器件中的每一个包括第一输入电路，接收从前一级提供的第一信号；第二输入电路，响应于所述第一输入电路接收的所述第一信号，接收从前一级提供的第二信号；信号处理电路，基于由所述第二输入电路接收的所述第二信号，执行信号处理；第一输出电路，对所述第一输入电路接收的所述第一信号进行反相，并输出反相的第一信号；和第二输出电路，将所述第二输入电路接收的所述第二信号延迟预定的量，并输出延迟的第二信号。
全文摘要
本发明公开了一种显示器件，其包括多个级联的数据驱动器，并防止由误差积累所造成的信号占空比的变化。在多个数据驱动器中的每一个中第一输入电路，接收从外部提供的第一信号；第二输入电路，响应于第一输入电路接收的第一信号，接收从外部提供的第二信号；信号处理电路，基于由第二输入电路接收的第二信号，执行信号处理；第一输出电路，对第一输入电路接收的第一信号进行反相，并输出反相的第一信号；第二输出电路，将第二输入电路接收的第二信号延迟预定的量，并输出延迟的第二信号。
文档编号G09G3/20GK1460983SQ03136
公开日2003年12月10日 申请日期2003年5月21日 优先权日2002年5月24日
发明者熊谷正雄, 鹈户真也 申请人:富士通株式会社