专利名称：半导体集成电路的制作方法
技术领域：
本发明总体上涉及一种具有内置RAM的半导体集成电路，尤其涉及一种将输入的数据写入RAM，再根据从RAM读出的数据驱动LCD的半导体集成电路(LCD驱动器)。
背景技术：
在现有技术的LCD驱动器中，当输入数据的位数比从MPU输入RAM存储的数据而使用的数据总线位数少时，将数据分配给数据总线的高位线。图4表示在现有技术的LCD驱动器中的数据总线与数据的关系。这里围绕数据总线的位数是8位，数据的位数是5位时的情况进行说明。
如图4所示，在现有的LCD驱动器中，由数据总线所包含的8位线D7～D0中的高位5位线D7～D3提供5位数据R4～R0，另外，低位3位线D2～D0中的数据，因为没有存储进RAM中，所以，表示为空数据“*”。
但是，根据用户的技术要求，需要把分配到数据总线低位线一侧的数据提供给RAM，另外，因为数据的位数也不一样，所以，每次均需要变更LCD驱动器的配置。
发明内容
鉴于上述问题，本发明的目的是提供一种能够对输入数据的数据总线进行线选择的半导体集成电路，所述半导体集成电路在输入RAM存储的数据而使用的数据总线位数和所输入的数据位数不一致时，能够进行数据总线的线选择。
为解决以上课题，本发明所涉及的半导体集成电路具有以下三个部分，即K位(K为大于等于2的整数)的数据总线，用于输入数据；选择电路，其在由总线输入N位(N为小于等于K的整数)数据时，根据所设定的信号，选择通过总线的高位一侧的N条线或低位一侧的N条线中的一方输入的数据；RAM(随机存取存储器)，存储由选择电路所选择的数据。
此处的选择电路可以包括第一选择电路和第二选择电路，该第一选择电路是指根据对应所输入数据的位数N设定的信号，从所输入的N位的数据中选择多位；该第二选择电路，是指根据对应总线的高位线和低位线中的所需要的一方而设定的信号，选择由第一选择电路输出的多位中的N个，以提供给RAM。
或者，选择电路还可以包括第一选择电路，其根据对应于总线的高位一侧的线和低位一侧的线当中所需要的一方而设定的信号，选择通过总线的高位一侧的多条线和低位一侧的多条线中的任何一方输入的数据；第二选择电路，其根据对应于输入数据的位数N而设定的信号，从第一选择电路输出的数据中，选择N位以提供给RAM。
根据以上构成的本发明，在内置有RAM的半导体集成电路中，当输入存储在RAM中的数据所使用的总线的位数和输入数据的位数相异时，可以进行输入数据的总线的线选择。
图1是本发明的第一实施方式涉及的半导体集成电路构成示意图。
图2表示数据总线D0～D7中的数据。
图3是本发明的第二实施方式涉及的半导体集成电路构成示意图。
图4是现有技术的LCD驱动器中的数据总线和数据的关系示意图。
具体实施例方式
以下，参照附图，围绕本发明的实施方式进行说明。这里，同一组成元件附加相同的符号，并省略说明。
图1给出了本发明第一实施方式的半导体集成电路构成图，如图1所示，该半导体集成电路由以下部分构成；即，8位数据总线D0～D7，用于从MPU输入数据；选择器SEL(0)～SEL(6)，从被数据总线D0～D7输入的任意位数的数据中分别选择两位；选择器SEL(7)～SEL(13)，其分别从选择器SEL(0)～SEL(6)所选择的两位数中选择1位；RAM 1，用于存储通过8位数据总线L0～L7从选择器SEL(7)～SEL(13)供给的数据；这里，根据被输入数据的位数，将位数设定信号P0～P2设定成高电平或低电平，如果位数设定信号的P0～P2的值用‘1’或‘0’表示，那么，通常当输入N位数据时，将位数设定信号P0～P2设定成N＝(P2·22+P1·2+P0)。例如，要想输入1位的输入数据R0时，设定为(P2，P1，P0)＝(0，0，1)；要想输入2位的输入数据R1和R0时，设定为(P2，P1，P0)＝(0，1，0)；要想输入7位的输入数据R6～R0时，设定为(P2，P1，P0)＝(1，1，1)；以及，输入8位的输入数据R7～R0时，设定为(P2，P1，P0)＝(0，0，0)。
选择器SEL(0)～SEL(6)分别从输出端B输出由输入端X0输入的数据，基于位数设定信号P0～P2，从输入端X0～X7输入的数据内，选择输入端XN输入的数据，并从输出端A输出，这里，N＝(P2·22+P1·2+P0)。
选择器SEL(7)～SEL(13)，分别根据模式信号M，进行选择，即，当M＝0时，选择从输入端A输入的数据，当M＝1时，选择从输入端B输入的数据，并从输出端O输出；当从MPU输入数据时，模式信号M，表示分配给数据总线的高位一侧，还是分配给低位一侧；M＝0时，表示通过数据总线D0～D7的高位一侧输入数据；M＝1时，表示通过数据总线D0～D7的低位一侧输入数据。
RAM 1存储选择器SEL(7)～SEL(13)的输出数据，但是，RAM 1存储选择器SEL(7)～SEL(13)内的上侧N个(N＝(P2·22+P1·2+P0))选择器输出的数据，不存储其他选择器输出的数据。
下面，参照图2，对本实施方式的半导体集成电路的工作原理进行说明。图2表示数据总线D0～D7中的数据的示意图。这里，符号“*”代表空数据。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(0)从输出端B输出由输入端X0输入的数据R0，另外，当输入数据被分配到数据总线的高位位一侧(M＝0)时，选择器SEL(0)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X0输入的数据R0；当(P2，P1，P0)＝(0，0，1)时，从输出端A输出由输入端X1输入的数据R0；当(P2，P1，P0)＝(0，1，0)时，从输出端A输出由输入端X2输入的数据R0；当(P2，P1，P0)＝(0，1，1)时，从输出端A输出由输入端X3输入的数据R0；当(P2，P1，P0)＝(1，0，0)时，从输出端A输出由输入端X4输入的数据R0；当(P2，P1，P0)＝(1，0，1)时，从输出端A输出由输入端X5输入的数据R0；当(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R0；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R0。另一方面，选择器SEL(7)在M＝0时，选择从选择器SEL(0)的输出端A输出的数据；M＝1时，选择从选择器SEL(0)的输出端B输出的数据，输出到数据线L0。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(1)从输出端B输出由输入端X0输入的数据R1，另外，在输入数据被分配到数据总线的高位一侧，(M＝0)时，选择器SEL(1)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X1输入的数据R1；当(P2，P1，P0)＝(0，1，0)时，从输出端A输出由输入端X2输入的数据R1；(P2，P1，P0)＝(0，1，1)时，从输出端A输出由输入端X3输入的数据R1；(P2，P1，P0)＝(1，0，0)时，从输出端A输出由输入端X4输入的数据R1；(P2，P1，P0)＝(1，0，1)时，从输出端A输出由输入端X5输入的数据R1；(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R1；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R1。另一方面，选择器SEL(8)在M＝0时，选择从选择器SEL(1)的输出端A输出的数据；M＝1时，选择从选择器SEL(1)的输出端B输出的数据，输出到数据线L1。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(2)从输出端B输出由输入端X0输入的数据R2，另外，在输入数据被分配到数据总线的高位一侧，在(M＝0)中，选择器SEL(2)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X2输入的数据R2；(P2，P1，P0)＝(0，1，1)时，从输出端A输出由输入端X3输入的数据R2；(P2，P1，P0)＝(1，0，0)时，从输出端A输出由输入端X4输入的数据R2；(P2，P1，P0)＝(1，0，1)时，从输出端A输出由输入端X5输入的数据R2；(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R2；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R2。另一方面，选择器SEL(9)在M＝0时，选择从选择器SEL(2)的输出端A输出的数据；M＝1时，选择从选择器SEL(2)的输出端B输出的数据，输出到数据线L2。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(3)从输出端B输出由输入端X0输入的数据R3，另外，在输入数据被分配到数据总线的高位一侧(M＝0)时，选择器SEL(3)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X3输入的数据R3；(P2，P1，P0)＝(1，0，0)时，从输出端A输出由输入端X4输入的数据R3；(P2，P1，P0)＝(1，0，1)时，从输出端A输出由输入端X5输入的数据R3；(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R3；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R3；另一方面，选择器SEL(9)在M＝0时，选择从选择器SEL(2)的输出端A输出的数据；M＝1时，选择从选择器SEL(2)的输出端B输出的数据，输出到数据线L2。另外，选择器SEL(10)在M＝0时，选择从选择器SEL(3)的输出端A输出的数据；M＝1时，选择从选择器SEL(3)的输出端B输出的数据，输出到数据线L3。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(4)从输出端B输出由输入端X0输入的数据R4，另外，在输入数据被分配到数据总线的高位一侧(M＝0)时，选择器SEL(4)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X4输入的数据R4；(P2，P1，P0)＝(1，0，1)时，从输出端A输出由输入端X5输入的数据R4；(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R4；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R4；另一方面，选择器SEL(11)在M＝0时，选择从选择器SEL(4)的输出端A输出的数据；M＝1时，选择从选择器SEL(4)的输出端B输出的数据，输出到数据线L4。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(5)从输出端B输出由输入端X0输入的数据R5，另外，在输入数据被分配到数据总线的高位一侧(M＝0)时，选择器SEL(5)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X5输入的数据R5；(P2，P1，P0)＝(1，1，0)时，从输出端A输出由输入端X6输入的数据R5；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R5；另一方面，选择器SEL(12)在M＝0时，选择从选择器SEL(5)的输出端A输出的数据；M＝1时，选择从选择器SEL(5)的输出端B输出的数据，输出到数据线L5。
当输入数据被分配到数据总线的低位一侧(M＝1)时，选择器SEL(6)从输出端B输出由输入端X0输入的数据R6，另外，在输入数据被分配到数据总线的高位一侧(M＝0)时，选择器SEL(6)输出如下当(P2，P1，P0)＝(0，0，0)时，从输出端A输出由输入端X6输入的数据R6；(P2，P1，P0)＝(1，1，1)时，从输出端A输出由输入端X7输入的数据R6。另一方面，选择器SEL(13)在M＝0时，选择从选择器SEL(6)的输出端A输出的数据；M＝1时，选择从选择器SEL(6)的输出端B输出的数据，输出到数据线L6。
RAM 1存储通过数据线L0～L6和通过数据线L7从选择器SEL(7)～SEL(13)输出的数据。
这样，通过K位(K是大于等于2的整数)的数据总线，输入N位(N是比K小的整数)的数据，能够当M＝0时，向RAM 1提供通过数据总线的高位一侧的N条线输入的数据，当M＝1时，向RAM 1提供通过数据总线的低位一侧的N条线输入的数据。
下面，围绕本发明的第二实施方式进行说明。
图3表示本发明的第二实施方式涉及的半导体集成电路构成。如图3所示，该半导体集成电路由以下部分构成即，8位数据总线D0～D7，在从MPU输入数据时使用；选择器SEL(20)～SEL(26)，用于从由数据总线D0～D7输入的具有任意位数的数据中，分别选择所指定数的位；选择器SEL(27)，其从选择器SEL(20)～SEL(26)所选择的指定数的位及数据总线D0～D7输入的数据的全位之中，选择需要的位；RAM 2，其存储通过8位数据总线L0～L7由选择器SEL(27)提供的数据。
在本实施方式中，选择器SEL(20)～SEL(26)，是对应于输入数据位数1～7而设置的，根据模式信号M，分别选择与输入数据的高位或低位对应的位数。一方面，选择器SEL(27)基于由位数设定信号P0～P2设定的位数N＝(P2·22+P1·2+P0)，从选择器SEL(20)～SEL(26)之中选择与输入数据的位数对应的选择器的输出数据。
在每个选择器SEL(20)～SEL(26)中，M＝0时，选择从输入端A0、A1、...输入的数据；M＝1时，选择从输入端B0、B1、...输入的数据，输出到端子C0、C1、...，这里，在从MPU输入数据时，模式信号M表示输入数据是被分配到了数据总线的高位一侧还是被分配到低位一侧。M＝0时，表示通过数据总线D0～D7的高位一侧输入数据；M＝1时，表示通过数据总线D0～D7的低位一侧输入数据。
选择器SEL(27)的输入端输入如下由选择器SEL(20)输出的数据输入到输入端A0；由选择器SEL(21)输出的数据输入到输入端B0及B1；由选择器SEL(22)输出的数据输入到输入端C0～C2；由选择器SEL(23)输出的数据输入到输入端D0～D3；由选择器SEL(24)输出的数据输入到输入端E0～E4；由选择器SEL(25)输出的数据输入到输入端F0～F5；由选择器SEL(26)输出的数据输入到输入端G0～G6；由数据输入线D0～D7输入的数据输入到输入端H0～H7；还有，选择器SEL(27)的输入端A1～A7、B2～B7、C3～C7、D4～D7、E5～E7、F6～F7及G7中不输入准备存储到RAM 2中的有效数据，因此，这些输入端接地。
根据位数设定信号P0～P2，选择器SEL(27)选择被输入的多组数据中的一组数据后，从输出端J0～J7提供给数据线L0～L7，在该实施方式中，由数据输入总线D0～D7提供的数据与图2所示数据相同。
如上所述，根据本发明，能够在内置有RAM的半导体集成电路中，当输入写进RAM的数据所使用的数据总线位数与输入数据的位数不同时，进行输入数据的数据总线的线选择。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
附图标记说明1、2 RAMSEL(0)～SEL(13)、SEL(20)～SEL(27) 选择器D0～D7 数据总线L0～L7 数据线
权利要求
1.一种半导体集成电路，包括K位的(K为大于等于2的整数)数据总线，用于输入数据；选择电路，其在所述数据总线输入N位(N是小于等于K的整数)数据时，根据被设定的信号，选择通过所述数据总线的高位一侧的N条线或低位一侧的N条线中的一方输入的数据；以及RAM(随机存取存储器)，其存储由所述选择电路选择的数据。
2.根据权利要求1所述的半导体集成电路，其中所述选择电路包括第一选择电路，其根据对应于被输入的数据位数N而设定的信号，从被输入的N位数据中选择多位；第二选择电路，其根据对应于所述数据总线的高位线或低位线之中的所需要的一方而设定的信号，选择由所述第一选择电路输出的多位中的N个，提供给所述RAM。
3.根据权利要求1所述的半导体集成电路，包括第一选择电路，其根据对应于所述数据总线的高位线或低位线之中的所需要的一方而设定的信号，选择通过所述数据总线的高位一侧的多条线或低位一侧的多条线中的一方而输入的数据；以及第二选择电路，其根据对应于被输入的数据位数N而设定的信号，从所述第一选择电路输出的数据中选择N位，以提供给所述RAM。
全文摘要
本发明提供了一种半导体集成电路，该半导体集成电路能够在输入RAM存储的数据时使用的数据总线位数与输入数据的位数不同时，进行输入数据的数据总线的线选择。该半导体集成电路包括数据总线D0～D7，其输入数据的K位(K是大于等于2的整数)；选择电路SEL(0)～SEL(13)，其根据由所述数据总线输入N位(N是小于K的整数)数据时设定的信号，选择通过所述数据总线的高位一侧的N条线和低位一侧的N条线中的一方进行输入的数据；以及RAM(随机存取存储器)(1)，其存储被选择电路选择的数据。
文档编号G09G3/36GK1485917SQ031539
公开日2004年3月31日 申请日期2003年8月20日 优先权日2002年8月29日
发明者米山刚 申请人:精工爱普生株式会社