位移缓存器及位移缓存单元的制作方法

专利名称：位移缓存器及位移缓存单元的制作方法
技术领域：
本发明是关于一种栅极驱动器，特别是关于一种非晶硅薄膜晶体管的栅 极驱动器。
背景技术：
一般使用非晶珪薄膜晶体管(amorphous silicon thin-film transistor, a-Si TFT)作为有源式显示器的基板技术，具有低制作成本、与高生产良率的 竟争优势，虽然在某些部分该非晶硅薄膜晶体管的特性劣于低温多晶硅薄膜 晶体管(polycrystal 1 ine silicon thin-film transistor, poly-Si TFT)。 因此，为了使非晶硅技术在高分辨率(high resolution)的应用上能与低温多 晶硅技术竟争，使用非晶硅薄膜晶体管形成栅极驱动电路(amorphous silicon gate, ASG)的概念在近年来被重新提出，有许多电路架构陆续被揭露与验证。 图U是显示美国专利号US6，690, 347所揭露的一种位移緩存器(shift register) 10。该位移緩存器10设置于一般液晶显示面板的栅极驱动电路中， 并且该栅极驱动电路是由上述非晶硅薄膜晶体管所形成。该位移緩存器10包 含193个位移緩存单元11,~11193，且用以驱动192条扫描线。其中，位移緩 存单元11 ,"为一虚接的緩存单元(dummy stage)、不与任何扫描线连接。每一 位移緩存单元11包含一输入端IN，、 一输出端0UT，、 一回授控制端(feedback control terminal)CT，、 一时钟信号输入端CK，、 一第一电压输入端VSS，、以 及一第二电压输入端VDD，。位移緩存器10利用前一级位移緩存单元llw(M为正整数，KM5193)的 输出信号0UV,作为后一级位移緩存单元IL的输入信号IN;同时该后级位移 緩存单元1 lw的输出信号0UL又做为前一级位移緩存单元1的回授控制信号CT。每一个位移緩存单元11将可依序驱动其相对应的扫描线(scan line)。图1B是显示每一位移緩存单元11的电路图。该位移緩存单元11包含一 上才,单元(pull—up unit) 111、 一上4侏马区动单元(pull—up driving unit) 112、 ——下^立单元(pull—down unit) 113、 一下4立马区动单元(pull—down driving unit)114、 一浮才妄防止单元(floating preventing unit)115、以及一导通防 止单元(turn-on preventing unit) 116。且须注意，以下位移緩存单元11的 每一单元所包含的晶体管均为非晶硅薄膜晶体管。该上推单元111包含一 NMOS晶体管Ql。该NMOS晶体管Ql的漏极连接 时钟信号输入端CK，、并用以接收时钟信号CK或CKB,其栅极连接第一节点 Nl,以及其源极连接输出端OUT，借以输出输出信号0UT。上推驱动单元112 包含一电容C与三个NM0S晶体管Q3、 Q4、 Q5。该电容C的一端连接第一节 点N1、另一端连接输出端0UT"。晶体管Q3的漏极与栅极相互连接，且栅极还 连接输入端IN，借以接收输入信号IN，而其源极连接第一节点Nl。晶体管Q4 的漏极连接第一节点N1，其栅极连接第二节点N2，以及其源极连接第一电压 输入端VSS，、借以接收第一电压源的第一电压准位VSS。其中该第一电压准位 VSS可为一低电压准位(low voltage level)或一接地准位(ground level)。 晶体管Q5的漏极连接第一节点Nl，其栅极连接回授控制端CT，、并用以接收 回授控制信号CT，以及其源极连接第一电压输入端VSS，。下拉单元113包含 一 NMOS晶体管Q2。该NMOS晶体管Q2的漏极连接输出端0UT，、栅极连接第二 节点N2 、以及源极连接第 一电压输入端VSS，。下拉驱动单元114包含两个NMOS 晶体管Q6、 Q7。晶体管Q6的漏极连接第二电压输入端VDD，、借以接收第二电 压源的第二电压准位VDD,其栅极连接回授控制端CT，，以及其源极连接第二 节点N2。其中，该第二电压准位VDD为一高电压准位(high voltage level)。 而晶体管Q7的漏极连接第二节点N2、栅极连接输入端IN，、以及源极连接第 一电压输入端VSS，。浮接防止单元115包含一 NM0S晶体管Q8。该鹿0S晶体 管Q8的漏极与栅极相互连接形成一二极管连接架构、且其漏极还连接第二电 压输入端VDD，、以及其源极连接第二节点N2。导通防止单元116包含一 NM0S 晶体管Q9。该NM0S晶体管Q9的漏极连接第二节点N2、栅极连接输出端0UT，、 以及源极连接第一电压输入端VSS，。请同时参考图1A、图1B，且接着以第三位移緩存单元113为例来说明公 知位移緩存单元的运作方式。在运作时，位移緩存单元1L是通过输入端IN，接收前一级位移緩存单元 112的输出信号OUL(即输入信号IN)、以及通过时钟信号输入端CK，接收时钟 信号CK来将位移緩存单元113的输出信号0UT3启动(enable)为高准位。之后， 再根据后一级位移緩存单元lh通过回授控制端CT，输入的输出信号OUT4 (即回 授控制信号CT)来将该输出信号0UT3中止(disable)成为低准位。由于在整个 位移緩存器10的扫描过程中，每一位移緩存单元11会依序将输出信号OUT,-0UT,92启动后再将其中止，亦即当上述位移緩存单元113将其输出信号0U丁3启动后，该位移緩存单元113必须等待其它所有的位移緩存单元11,112与1L llw全部动作完毕后，才有机会再次轮到该位移緩存单元113动作。换句话说， 每一位移緩存单元11中的NMOS晶体管Q2与Q4必须长时间导通，使输出信 号OUT保持在中止的状态。而只有在输入端IN，接收到高准位的输入信号IN、 及输出信号OUT被启动时，NMOS晶体管Q2与Q4所承受的电压偏压值Vgs2、 Vgs4才等于零，其余时间NMOS晶体管Q2与Q4的电压偏压值Vgs2与Vgs4均 为正偏压。因此，NMOS晶体管Q2与Q4在长时间受到正偏压的情况下，将造 成NMOS晶体管Q2与Q4的损坏、产生严重的临界电压Vth位移(threshold voltage shift)现象。每一位移暂存緩存单元11经过长时间的使用后，其NM0S晶体管Q2的临 界电压值Vth2将不断地增大，并导致输出端OUT，与第一电压输入端VSS，之间 的导通阻抗值亦不断增大。如此，将造成输出信号OUT由第二电压准位VDD 至第一电压准位VSS之间的动态反应速度变慢、同时还会导致输出信号OUT 容易受其它信号或噪声的影响而无法保持在第一电压准位VSS。所以，整个栅 极驱动电路将因为此问题，而造成其提供的扫描信号失真、导致显示面板的驱动发生误动作。另一方面，当NM0S晶体管Q4的临界电压值Vth4不断增大 时，亦会使得第一节点N1与第一电压输入端VSS，之间导通的阻抗值不断增大。 如此，将造成第一节点N1由第二电压准位VDD至第一电压准位VSS之间的动 态反应速度变慢、同时还会导致第一节点Nl容易受其它信号或噪声的影响而 无法维持在第一电压准位VSS 例如，当时钟信号CK的准位为高准位时，此 一高准位信号就可能因为第一节点Nl的准位受噪声影响变动而驱动NM0S晶 体管Ql,导致输出信号0UT被启动，发生误动作。所以，整个栅极驱动电路 亦将因为此问题，而造成其提供的扫描信号失真、导致液晶显示面板的驱动 发生错误、严重影响显示面板的品质。图2是显示美国专利号US6，845,140中所揭露的另一种利用非晶硅薄膜 晶体管形成的位移緩存单元21。该位移緩存单元21包含八个非晶硅NMOS晶 体管M1、 M2a、 M2b、 M3、 M4、 M5、 M6、以及M7。其中，NM0S晶体管M2b与图 1B的位移緩存单元11中的NMOS晶体管Q2与Q4相同，均必须长时间保持导 通的状态、承受正偏压，而同样地发生临界电压值变动的问题。为了解决此 问题，位移緩存单元21在其下拉单元211中特别加入另 一个NMOS晶体管M2a, 而M2a的栅极利用下一级位移緩存单元21的输出信号OUT(w)(i为正整数)来 控制。虽然，NMOS晶体管M2b长时间受到正偏压条件而产生严重的临界电压 位移现象。但加入由下一级输出信号OUT(w)所控制的NMOS晶体管M2a后，则 可在输出信号OUTi由第二电压准位VDD变化为第一电压准位VSS的特定时刻， 由NMOS晶体管M2a协助NMOS晶体管M2b完成输出节点的下拉(Pul 1-Down)目 的。而可避免输出信号OUTi由第二电压准位VDD变化为第一电压准位VSS的 动态反应速度变慢所造成的问题发生。虽然，NMOS晶体管M2a在输出信号OUT,必须下拉为低准位的特定时刻可 协助NMOS晶体管M2b完成下拉的动作，但是在大多数的时间里NMOS晶体管 M2b亦会因为其临界电压值的变动而影响整体位移緩存单元21的控制、导致 电路误动作的发生。所以，NM0S晶体管M2a并无法完全解决NM0S晶体管M2b 的临界电压值变动所造成的问题。因此，如何提供一种位移緩存器、与其位移緩存单元，而可达成动态补 偿晶体管临界电压值变动的功效，完全解决临界电压值变动所引发的问题， 实为一急须克服的瓶颈。发明内容针对上述问题，本发明的目的在提供一种位移緩存器与一种位移緩存单 元，而可动态补偿晶体管临界电压值的变动，完全解决因为临界电压值变动 所引发的问题。本发明提供了 一种位移緩存器。该位移緩存器包含N (N为正整数)个位移 緩存单元。第一位移緩存单元的输入端接收一起始信号作为驱动信号来产生 一第一输出信号。且第Q(Q为正整数，KQSN)位移緩存单元接收第Q-l输出 信号来产生一第Q输出信号；而第Q位移緩存单元根据第Q+l位移緩存单元 的第Q+l输出信号来将第Q输出信号中止。另外，第奇数个位移緩存单元接 收一奇数时钟信号、 一第一奇数控制信号、 一第二奇数控制信号、以及一第 三奇数控制信号来作为驱动信号；而第偶数个位移緩存单元接收一偶数时钟 信号、 一第一偶数控制信号、 一第二偶数控制信号、以及一第三偶数控制信 号来作为驱动信号。该位移緩存器的每一位移緩存单元包含一上推单元、 一上推驱动单元、 一第一下拉单元、 一第二下拉单元、以及一下拉存储控制单元。该上推单元 包含一第一节点，且上推单元是用以接收奇数时钟信号或偶数时钟信号。上 推驱动单元是连接第一节点，用以根据起始信号或前一级的位移緩存单元的 输出信号来驱动上推单元使其导通。借以提供奇数时钟信号或偶数时钟信号 至一输出端，以产生输出信号。第一下拉单元包含一第一晶体管，第一晶体 管的漏极连接输出端、源极连接一第一电压源、以与栅极连接一第二节点， 其中第一电压源具有一第一电压准位。第二下拉单元包含一第二晶体管与一 第三晶体管。该第二晶体管的漏极连接第一节点、栅极连接第二节点、以及 源极连接第一电压源。而第三晶体管的漏极连接第一节点、栅极接收后一级 的位移緩存单元的输出信号、以及源极连接第一电压源。下拉存储控制单元 包含一电容。该电容的一端连接第二节点、另一端连接一第三节点。且该下 拉存储控制单元是用以接收一第一奇数、或第一偶数控制信号，并根椐第一 奇数、或第一偶数控制信号将第二节点的电压准位提升至一第二电压源的第 二电压准位，以及将第三节点的电压准位下拉至第一电压准位，借以驱动第 一、第二晶体管使其导通。且下拉存储控制单元还会接收一第二奇数、或第 二偶数控制信号，根据第二奇数、或第二偶数控制信号将第二晶体管的漏极 与栅极连接，以及将第三节点的准位维持在第一电压准位，并利用电容储存 对应于第一、第二晶体管临界电压值的第二、第三节点之间的电位差。
在运作过程中，位移緩存单元的第一与第二晶体管会长时间受到正偏压。 而本发明位移緩存单元在运作的每个阶段将利用其下拉存储控制单元的电容 随时储存第一与第二晶体管的临界电压值变化。并且根据其临界电压值的变 化来动态改变第一与第二晶体管的偏压大小。借以维持第一与第二晶体管导 通时的低阻抗值、保持第一与第二晶体管在低电压准位与高电压准位之间的 高速动态反应，使电路正常工作。因此本发明的位移暂存驱动单元可达成动 态补偿晶体管临界电压值变动的功效，完全解决临界电压值变动所造成的问 题，进而提高扫描位移电路的稳定性、延长液晶面板的寿命、提高产品的价 值。


图1A是显示一种公知位移緩存器的电路图。
图1B是显示一种公知位移緩存单元的电路图。
图2是显示另一种公知位移緩存单元的电路图。图3A是显示本发明的一种位移緩存器的电路图。图3B是显示本发明位移緩存器运作时的波形图。图3C是显示本发明的一种位移緩存单元的电路图。图3D是显示本发明位移緩存单元运作时的波形图。图4A是显示本发明位移緩存单元的另一种实施方式的电路图。图4B是显示本发明位移緩存单元的另一种实施方式的电路图。
具体实施方式
以下参考图式详细说明本发明的一种位移緩存器与其位移緩存单元。 图3A是显示本发明的一种位移緩存器30。位移緩存器30设置于液晶显 示面板的栅极驱动电路中，并且该栅极驱动电路是由非晶硅薄膜晶体管所形成。.该位移緩存器30包含N(N为正整数)个位移緩存单元3L 31"每一位 移緩存单元31包含一输入端IN，、 一输出端OUT，、 一回授控制端RT'、 一时 钟信号输入端CK，、一第一控制信号输入端C01，、一第二控制信号输入端C02'、 一第三控制信号输入端C03'、 一第一电压输入端VSS，、以及一第二电压输入 端VDD，。该些位移緩存单元31,-31h依序相互連接，且第一位移緩存单元31, 的输入端IN，接收一起始信号ST作为输入信号IN,借以驱动该位移緩存单元 31,、并产生第一输出信号0UTu而第Q(Q为正整数，KQ^N)位移緩存单元310 的输入端IN，接收第Q-1输出信号0UT。—,来作为输入信号，借以驱动该位移緩 存单元31Q、并产生一第Q输出信号0UT。。且第Q位移緩存单元3U是将第Q+l 位移緩存单元31。+1的第Q+l输出信号0UT(h作为回授控制信号RT,并根据该 回授控制信号RT来将第Q位移緩存单元31。的第Q输出信号0UTq中止(disable) 成为一低为准。例如，第二位移緩存单元312接收第一位移緩存单元31,的输 出信号0UTn并将该输出信号0UT,作为输入信号IN，以产生一第二输出信号 0UT2;而第二位移緩存单元312还将第三位移緩存单元313的第三输出信号0UT3 作为回授控制信号RT,并根据该回授控制信号RT来将第二位移緩存单元312 的第二输出信号Oim中止。再者，第奇数(odd)个位移緩存单元31接收一奇 数时钟信号CK、 一第一奇数控制信号C01—0、 一第二奇数控制信号C02-0、以 及一第三奇数控制信号C03—0来作为驱动信号；而第偶数(even)个位移緩存 单元31接收一偶数时钟信号CKB、 一第一偶数控制信号C01—E、 一第二偶数 控制信号C02_E、以及一第三偶数控制信号C03—E来作为驱动信号。图3B是显示该些输入信号CK、 CKB、 C01—0、 C02一0、 C03-0、 C01一E、 C02一E、 C03—E、 ST、以及输出信号OUT, OUT,的波形图。由该图中可知，奇数时钟信 号CK与偶数时钟信号CKB的相位反相。且第一奇数控制信号C01-0与第一偶 数控制信号C01-E的相位相差半个时钟周期；第二奇数控制信号C02-0与第 二偶数控制信号C02—E的相位相差半个时钟周期；且第三奇数控制信号C03-0 与第三偶数控制信号C03—E的相位亦相差半个时钟周期。而以另一观点来看， 第一奇数控制信号C01-0与第二奇数控制信号C02_0的相位相差半个时钟周 期，且第二奇数控制信号C02_0与第三奇数控制信号C03—0的相位相差半个 时钟周期；以及第一偶数控制信号C01-E与第二偶数控制信号C02_E的相位 相差半个时钟周期，以及第二偶数控制信号C02_E与第三偶数控制信号C03一E 的相位相差半个时钟周期。因此，可以得知奇数的信号CK、 C01_0、 C02_0、 C03—0与偶数的信号CO、 C01—E、 C02—E、 C03_E两者相差半个时钟周期，并 且再参考图3A的架构可得知，当起始信号ST变为高准位时，本发明位移緩 存器30中的位移緩存单元31,~ 31J更会开始将输出信号0UT,-0UTN依序执行 启动、中止动作。亦因此，每一个位移緩存单元31将可依序驱动其相对应的 扫描线。图3C是显示位移緩存器30中的每一位移緩存单元31的电路图。该位移 緩存单元31包含一上推单元311、一上推驱动单元312、一第一下拉单元313、 一第二下拉单元314、下拉存储控制单元315、 一浮接防止单元316、以及导 通防止单元317。须注意者，以下位移緩存单元31的每一单元所包含的晶体
管均为非晶硅薄膜晶体管。该上推单元311是用以接收奇数时钟信号CK或偶数时钟信号CKB。且上 推单元311包含一第一节点Nl与一第十一晶体管Tll。该第十一晶体管Tll 的漏极是连接时钟信号输入端CK，、并通过时钟信号输入端CK，接收奇数时钟 信号CK或偶数时钟信号CKB，其栅极连接第一节点Nl,以及其源极连接输出 端0UT，。上推驱动单元312，是连接第一节点Nl,用以通过输入端IN，接收一起始 信号ST或前一级的位移緩存单元31的输出信号OUTh (i为正整数)，将该些 信号ST或OUTH作为输入信号IN,并根据该输入信号IN来驱动上推单元311 使其导通，借以提供奇数时钟信号CK或偶数时钟信号CKB至输出端OUT，、产 生输出信号OUTi。且上推驱动单元312包含一第十二晶体管T12、以及一第一 电容C1。该第十二晶体管T12的漏极连接第二电压输入端VDD，、借以接收一 第二电压源的第二电压准位VDD,且其栅极是用以接收上述起始信号ST或前 一级的位移緩存单元31的输出信号OUTV,，以及其源极连接第一节点Nl。其 中，第二电压准位为一高准位电压(high level voltage)。该第一电容C1的 一端连接第一节点N1、另一端连接输出端OUT，。第一下拉单元313是用以根据一第二节点N2的电压准位高低，来决定是 否将输出端OUT，的输出信号OUT的电压准位下拉至一第一电压准位VSS。其中， 该第一下拉单元313是通过一第一电压输入端VSS，来接收一第一电压源的第 一电压准位VSS。且该第一电压准位VSS可为一接地准位、或一低电压准位。 该第一下拉单元313包含一第一晶体管Tl。第一晶体管Tl的漏极连接输出端 OUT，、其源极连接第一电压输入端VSS，、以及其栅极连接第二节点N2。第二下拉单元314是连接第一电压输入端VSS，，并用以根据第二节点N2 的电压准位高低、回授控制信号RT、或第三奇数控制信号C03—O(第三偶数控 制信号C03—E),来决定是否将第一节点Nl的电压准位下拉至第一电压准位 VSS。该第二下拉单元314包含一第二晶体管T2、 一第三晶体管T3、以及一第十晶体管TIO。第二晶体管T2的漏极连接第一节点N1、栅极连接第二节点 N2、以及源极连接第一电压输入端VSS，。第三晶体管T3的漏极连接第一节点 Nl、栅极接收后一级的位移緩存单元31的输出信号OUTh、以及源极连接第 一电压输入端VSS，。第十晶体管T10的漏极连接第一节点Nl,其栅极连接第 三控制信号输入端C03，、借以接收第三奇数控制信号C03—0或第三偶数控制 信号C03-E，以及其源极连接第一电压输入端VSS，。下拉存储控制单元315包含一第二电容C2、 一第四晶体管T4、 一第五晶 体管T5、 一第六晶体管T6、以及一第七晶体管T7。且该下拉存储控制单元 315是用以接收第一奇数或第一偶数控制信号C01—0、 C01-E,并根据该第一 奇数、或第一偶数控制信号C01-0、 C01—E将第二节点N2的电压准位提升至 第二电压准位VDD，以及将第三节点N3的电压准位下4立至第一电压准位VSS, 借以驱动第一、第二下拉单元313、 314中的第一、第二晶体管T1、 T2使其 导通。另一方面，下拉存储控制单元315还接收第二奇数、或第二偶数控制 信号C02—0、 C02—E,根据该第二奇数、或第二偶数控制信号C02-0、 C02-E将 第二晶体管的漏极与栅极连接，以及将第三节点N3的电压准位维持在第一电 压准位VSS、并利用第二电容C2储存对应于第一与第二晶体管临界电压值 Vthl、 Vth2的该第二、第三节点N2与N3之间的电位差。其中，下拉存储控 制单元315的第二电容C2的一端连接第二节点N2、另一端连接第三节点N3。 第四晶体管T4的漏极连接第三节点N3,其栅极连接第 一控制信号输入端C01 ，、 借以接收第一奇数或第一偶数控制信号C01-0、 C01—E，以及其源极连接第一 电压输入端VSS，。第五晶体管T5的漏极连接第二电压输入端VDD，，其栅极连 接第一控制信号输入端COl，、借以接收第一奇数或第一偶数控制信号C01-0、 C01-E，以及其源极连接第二节点N2。第六晶体管T6的漏极连接第三节点N3, 其栅极连接第二控制信号输入端C02，、借以接收第二奇数或第二偶数控制信 号C02—0、 C02—E,以及其源极连接第一电压输入端VSS。而第七晶体管T7的 漏极连接第一节点N1，其栅极连接第二控制信号输入端C02'、借以接收第二
奇数或第二偶数控制信号C02-0、 C02—E，以及其源极连接第二节点N2。浮接防止单元316是连接第三节点N3，用以提供第二电压准位VDD至第 三节点N3、并防止第三节点N3发生准位浮接。且该浮接防止单元316包含一 第八晶体管T8。第八晶体管T8的栅极与漏极连接形成一二极管连接架构、且 其漏极还连接第二电压输入端VDD，，以及其源极连接第三节点N3。导通防止单元317是连接第三节点N3，并根据第一节点Nl的电压准位高 低来决定是否提供第一电压准位VSS至第三节点N3。且导通防止单元317包 含一第九晶体管T9。第九晶体管T9的漏极连接第三节点N3、栅极连接第一 节点Nl,以及源极连接第一电压输入端VSS，。在位移緩存单元31的运作过程中，当第二下拉单元314的第三晶体管T3 被后一级的位移緩存单元31的输出信号OUTw驱动时，该第三晶体管T3将提 供第一电压准位VSS至第一节点Nl;以及当第二下拉单元314的第十晶体管 T10被第三奇数或第三偶控制信号C03_0、 C03—E驱动时，该第十晶体管T10 将提供第一电压准位VSS至第一节点Nl;以及当第一下拉单元313的第一晶 体管Tl被下拉存储控制单元315驱动而导通时，第一晶体管Tl将提供第一 电压准位VSS至输出端OUT，；且第二下拉单元314的第二晶体管T2被下拉存 储控制单元315驱动而导通时，第二晶体管T2将提供第一电压准位VSS至第 一节点Nl。在以上情况下，上推驱动单元312会根据第一节点Nl的第一电压 准位VSS关闭上推单元311中的晶体管Tll使其截止。须注意者，上述第四、第六、第九晶体管T4、 T6、 T9的尺寸W/L均预设 为大于第八晶体管T8的尺寸W/L —定比例，例如第四晶体管T4的尺寸W/L 为第八晶体管T8的尺寸W/L的十倍。而每一晶体管的规格宽度W与长度L可 设计如下表一所示Tl 1 W-1000umL=5umT2 ; W-1000umL=5um
丁3W=100umL=5umT4W-1000uraL=5umT5W=100umL=5umT6W=1000umL=5umT7W=100umL=5umT8W=100umL=5umT9W-1000umL=5umT10W-lOOumL=5umTllW=2000umL=5umT12W-500umL=5ura(表一)由表一中可知，第四、第六、第九晶体管T4、 T6、 T9的尺寸W/L为200， 而第八晶体管的尺寸W/L为20。因此两者之间有十倍的差距。当然，以上的 数据仅为示例，在实际运用上可依据设计者需求任意调整上述数值。图3D是显示本发明位移緩存单元31于运作时的输入输出信号、以及电 路内部节点Nl、 N2、 N3的波形图。以下就单一个位移緩存器31于不同阶段 的工作原理与特性进行详细说明。并且为了筒化复杂度，将不区分奇数与偶 数信号，仅以时钟信号CK、第一控制信号COl、第二控制信号C02、以及第三 控制信号C03来讨论。请同时参考图3C、图3D，且由图3D可知移緩存单元31的运作共分为七 个阶段(l)、 (2)、 (3)、 (4)、 (5)、 (6)、 (7):(l)第一阶段，此时CK二H, C01-H， C02-L， C03=L, IN=L, 0UT=L， RT-L (H 表示高准位，L表示低准位)当第一控制信号COl为高准位(High)时，下拉存储控制单元315的第四、 第五晶体管T4、 T5将导通。而由于第四晶体管T4的尺寸W/L预设为大于浮 接防止单元316的第八晶体管T8组件的尺寸W/L—定比例。因此，第八晶体
管T8虽呈二极管连接架构而导通，^f旦由于第四晶体管T4的导通阻抗会较低， 结果将使第三节点N3的电压准位变为第一电压准位VSS。同时第五晶体管T5 的导通将使第二节点N2的电压准位变为第二电压准位VDD,结果第二电容C2 两端N2与N3的电压差增大为VDD-VSS。而另一方面，由于第二节点N2的电压准位变为第二电压准位VDD，因此 第二下拉单元314的第二晶体管T2、与第一下拉单元313的第一晶体管Tl将 被驱动呈现导通状态。结果，使第一节点N1与输出信号0UT保持在第一电压 准位VSS。(2)第二阶段,此时H C01=L， C02=H， C03-L, IN=L， 0UT-L， RT-L: 当第二控制信号C02为高准位时，下拉存储控制单元315的第六、第七晶体 管T6 、 T7将导通。而由于第六晶体管T6的尺寸W/L预设为大于浮接防止单 元316的第八晶体管T8的尺寸W/L—定比例。因此，第八晶体管T8虽呈二 极管连接架构而导通，但由于第六晶体管T6的导通阻抗会较低，结果将使第 三节点N3的电压准位维持为第一电压准位VSS。同时，第七晶体管T7的导通 将使第二下拉单元314的第二晶体管T2的漏极端与栅极端相连接形成二极管 连接架构，则第二电容C2将因为第七晶体管T7的导通、使其通过第二晶体 管T7进行放电。结杲，第二节点N2的电压准位便由原本的第二电压准位VDD 逐渐下降至电压准位VSS+Vth2 (第二晶体管T2的临界电压)。另外，又因为第三节点N3的电压准位维持在第一电压准位VSS,所以此 时第二电容C2两端N2、 N3的电压差将变为为Vth2。且由图中可知，第二、 第一晶体管T2、 Tl在电路中受到相同的偏压条件。因此，第二电容C2内所 储存的临界电压值Vth2将等于第一晶体管Tl的临界电压值Vthl。结果，第 二、第一晶体管T2、 Tl的临界电压值Vth2与Vthl将被记录于电容C1中。 再者，由于第七晶体管T7的导通，将使第一节点N1与第二节点N2连接。因 此，第一节点Nl将由原本的第一电压准位VSS改变为VSS+Vth2;而对上推单 元311的晶体管Tll而言，由于此刻的时钟信号CK为第一电压准位VSS，因 此输出信号OUT仍可维持在第一电压准位Vss。(3)第三阶段，此时CK-H, C01=L, C02=L, C03-H, IN-L， OUT-L, RT=L: 当第三控制信号C03为高准位时，第二下拉单元314的第十晶体管T10将导 通。第十晶体管T10导通将使第一节点Nl由之前的VSS+Vth2降低为第一电 压准位VSS。如此，对上推单元311的第十一晶体管Tll而言，虽然此时时钟 信号CK为第二电压准位VDD，但由于第十一晶体管Tll的栅极为第一电压准 位VSS。所以，此时输出信号OUT会因此而维持在第一电压准位VSS。另一方面，由于第一节点Nl降低为第一电压准位VSS。因此导通防止单 元317的第九晶体管T9将截止，而由于浮接防止单元316的晶体管T8呈二 极管连接架构而导通。所以第三节点N3的电压准位再度由VSS升高为第二电 压准位VDD。又因为第二电容C2本身的电荷储存效果使其两端N2、 N3的电压 差维持在Vth2,所以第二节点N2的电压准位将升高为VDD+Vth2。如此第一 下拉单元313的第一晶体管Tl、与第二下拉单元314的第二晶体管T2将呈现 导通状态，使第一节点Nl与输出信号OUT维持在第一电压准位VSS。(4)第四阶段，此时CK-L, C01-L， C02-L, C03=L, IN=H， OUT-L, RT-L: 当输入信号IN为高准位时，上推驱动单元312的第十二晶体管T12导通。该 笫十二晶体管T12的导通将使第一节点Nl的电压准位升高，进而使导通防止 单元317的第九晶体管T9导通。由于第九晶体管T9的尺寸W/L预设为大于 浮接防止单元316的第八晶体管T8的尺寸W/L —定比例。因此，第八晶体管 T8虽呈二极管连接架构而导通，但由于第九晶体管T9的导通阻抗会较低，所 以第三节点N3的电压准位将变为第一电压准位VSS。又因为第二电容C2两端 N2、 N3的电压差仍维持在Vth2，所以第二节点N2的电压准位将降低为 VSS+Vth2。结果，第一与第二下拉单元313、 314的第一与第二晶体管Tl、 T2 截止。且第一节点N1的电压准位将升高为第二电压准位VDD而使上推单元311 的第十一晶体管Tll导通。但由于此刻的时钟信号CK为第一电压准位VSS， 因此输出信号OUT将会继续保持在第一电压准位VSS。同时第一电容C1两端
的电压差将变为VDD-VSS。(5) 第五阶段，此时CK-H, C01=L， C02-L, C03=L, IN=L， 0UT=H, RT-L:, 由于此阶段中晶体管T12、 T2、 T7、 T3、以及T10皆为截止状态，因此第一节 点Nl成为浮接状态(floating)。同时第一电容C1两端的电压差继续保持为 VDD-VSS。且当时钟信号CK由第一电压准位VSS转换为第二电压准位VDD时， 上推单元311的第十一晶体管Til会持续导通，使输出信号OUT由第一电压 准位VSS升高为第二电压准位VDD。并且因为在输出信号OUT在电压准位升高 的过程中第一电容C1两端的电压差会维持为VDD-VSS，所以将使第一节点Nl 的电压准位亦同时升高变为VDD+(VDD-VSS)。如此，第十一晶体管Tll将持续 导通，此动作一般称为孰带动作(bootstrapping)。接着，导通防止单元317的第九晶体管T9又因为第一节点Nl的电压准 位提高，而使第三节点N3维持在第一电压准位VSS。并且因为第二电容C2两 端N2、N3的电压差会维持在Vth2，所以第二节点N2的电压准位为(Vss+Vth2)。 结果，第一与第二下拉单元313、 314的第一与第二晶体管Tl、 T2截止，达 到导通防止的功效，而使输出信号OUT能顺利维持在第二电压VDD准位状态。(6) 第六阶段,此时CK-L, C01=L, C02=L, C03=L, IN=L, 0UT=L， RT=H: 接着当时钟信号CK由第二电压准位VDD转换为第一电压准位VSS时，后一级 的位移緩存单元31将其输出信号OUTi+,输出以作本级位移緩存单元的回授控 制信号RT。因此本级位移緩存单元31的回授控制信号RT将由第一电压准位 VSS转换为第二电压准位VDDt结果，第二下拉单元314的第三晶体管T3将 导通，而使第一节点Nl的电压准位由VDD+(VDD-VSS)降低为第一电压准位 VSS。因此，导通防止单元317的第九晶体管T9会截止，同时因为浮接防止 单元316的第八晶体管T8呈二极管连接架构导通，而使第三节点N3的电压 准位由第一电压准位VSS升高为第二电压准位VDD。又因为第二电容C2两端 N2、 N3的电压差仍维持在Vth2,所以第二节点N2的电压准位将升高为 (VDD+Vth2)使第一与第二下拉单元313、 314的第一与第二晶体管Tl、 T2导
通。结果，第一节点N1与输出信号0UT将变为第一电压准位VSS。(7)第七阶段，此时CK-H或L, C01-L， C02-L, C03-L, IN-L, OUT-L, RT=L: 由于浮接防止单元316的第八晶体管T8呈二极管连接架构导通，因此会使第 三节点N3持续维持在第二电压准位VDD。又因为第二电容C2维持两端电压差 为Vth2,所以第二节点N2的电压准位将维持在VDD+Vth2。最后，使得第一 与第二下拉单元313、 314的第一与第二晶体管Tl、 T2受到正偏压而保持导 通状态。因此，第一节点N1与输出信号OUT将维持在第一电压准位VSS。由于上述第七阶段中位移暂存驱动单元31会一直保持电路的状态，直到 该位移緩存单元31再次被驱动为止。因此其第一、第二晶体管T1与T2将与 图1B、图2公知技术中的晶体管Q2、 Q4、及M2a相同，会长时间受到正偏压 的影响而导致晶体管的临界电压值Vth产生变化。但是由上述七个运作阶段 可知，本发明的位移暂存驱动单元31在每个阶段均利用下拉存储控制单元315 的第二电容C2随时储存第一、第二晶体管T1、 T2的临界电压值Vthl、 Vth2 变化。并且根据临界电压值Vthl、 Vth2的变化来动态改变第一、第二晶体管 Tl、 T2的偏压大小。也就是说当临界电压值Vthl(Vth2)变的较大时，第二节 点N2的电压准位VDD+Vthl(Vth2)会自动跟着晶体管T1(T2)的临界电压值 Vthl(Vth2)来增加相同的大小。借以维持第一、第二晶体管T1、 T2导通时的 低阻抗值、保持晶体管T1、 T2在低电压准位VSS与高电压准位VDD之间的高 速动态反应，使电路正常工作。因此本发明的位移緩存单元31可达成动态补 偿晶体管临界电压值变动的功效，完全解决临界电压值变动所造成的问题， 进而提高扫描位移电路的稳定性、延长液晶面板的寿命、提高产品的价值。另外，如图"所示，在实施本发明时亦可将奇数位移緩存单元，例如第 j位移緩存单元31j(j为奇数，且j〉4)由外部控制装置(未图标)所接收的第一 奇数控制信号C0_1、第二奇数控制信号CO—2、以及第三奇数控制信号C0一3 可分别利用前四级的位移緩存单元31j—4的第j-4输出信号0UIV4、前三级的位 移緩存单元31j—3的第j-3输出信号0UTj-3、前二级的位移緩存单元31j-2的第
j-2输出信号OUTj-2来取代。再者，如图4B所示，实施本发明时亦可将偶数位 移緩存单元，例如第k位移緩存单元3L(k为偶数,且k〉3)由外部控制装置(未 图标)所接收的第一偶数控制信号C01—E、第二偶数控制信号C02_E、以及第 三偶数控制信号C03-E可分别利用前三级的位移緩存单元31k—3的第k-3输出 信号OUTh、前二级的位移緩存单元31卜2的第k-2输出信号0UTw、前一级的 位移緩存单元31h的第k-l输出信号OUTh来取代。如此，可节省该外部控制 装置的成本，达成降低生产成本的功效。另外本实施例中，栅极驱动单元31的每一晶体管均为NMOS晶体管；当 然，该栅极驱动单元31的晶体管亦可为PMOS晶体管、或其它可替代相同功 能的电路组件。以上虽以实施例说明本发明，但并不因此限定本发明的范围，若该行业 者进行各种变形或变更，只要不脱离本发明的要旨，亦不脱离本发明的申请 专利范围。
权利要求
1.一种位移缓存器，包含N(N为正整数)个位移缓存单元，第一位移缓存单元的输入端接收一起始信号作为驱动信号，以产生一第一输出信号，且第Q(Q为正整数，1＜Q≤N)位移缓存单元接收第Q-1输出信号，以产生一第Q输出信号，且该第Q位移缓存单元根据第Q+1位移缓存单元的第Q+1输出信号来将该第Q输出信号中止，且第奇数个位移缓存单元接收一奇数时钟信号、一第一奇数控制信号、一第二奇数控制信号、以及一第三奇数控制信号来作为驱动信号，第偶数个位移缓存单元接收一偶数时钟信号、一第一偶数控制信号、一第二偶数控制信号、以及一第三偶数控制信号来作为驱动信号，每一位移缓存单元包含一上推单元，包含一第一节点，且该上推单元是用以接收前述奇数时钟信号或前述偶数时钟信号；一上推驱动单元，是连接前述第一节点，用以根据前述起始信号或前一级的前述位移缓存单元的输出信号来驱动前述上推单元使其导通，借以提供前述奇数时钟信号或前述偶数时钟信号至一输出端，以产生前述输出信号；一第一下拉单元，包含一第一晶体管，该第一晶体管的漏极连接前述输出端、源极连接一第一电压源、以与栅极连接一第二节点，其中该第一电压源具有一第一电压准位；一第二下拉单元，包含一第二晶体管，该第二晶体管的漏极连接前述第一节点、栅极连接前述第二节点、以及源极连接前述第一电压源；以及一第三晶体管，该第三晶体管的漏极连接前述第一节点、栅极接收后一级的前述位移缓存单元的输出信号、以及源极连接前述第一电压源；以及一下拉存储控制单元，包含一电容，该电容的一端连接前述第二节点、另一端连接一第三节点，且该下拉存储控制单元是用以接收一第一奇数、或第一偶数控制信号，并根据该第一奇数、或第一偶数控制信号将前述第二节点的电压准位提升至一第二电压源的第二电压准位，借以驱动前述第一、第二晶体管使其导通，及将该第三节点的电压准位下拉至前述第一电压准位；以及接收一第二奇数、或第二偶数控制信号，根据该第二奇数、或第二偶数控制信号将该第三节点的准位维持在该第一电压准位、并利用该电容储存对应于前述第一、第二晶体管临界电压值的该第二、第三节点之间的电位差；其中，当前述第一晶体管导通时，该第一晶体管提供前述第一电压准位至前述输出端；且当前述第二晶体管导通时，该第二晶体管将前述第一电压准位提供至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压准位关闭前述上推单元使其截止；以及当前述第三晶体管被后一级的前述位移缓存单元的输出信号驱动时，该第三晶体管提供前述第一电压准位至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压准位关闭前述上推单元使其截止。
2.—种位移緩存器，包含N(N为正整数)个位移緩存单元，第一位移緩存单元的输入端接收一起始 信号作为驱动信号，以产生一第一输出信号，且第Q(Q为正整数，K(^N)位 移緩存单元接收第Q-l输出信号，以产生一第Q输出信号，且第奇数个位移 緩存单元接收一奇数时钟信号、 一第一奇数控制信号、 一第二奇数控制信号、 以及一第三奇数控制信号来作为驱动信号，第偶数个位移緩存单元接收一偶 数时钟信号、 一第一偶数控制信号、 一第二偶数控制信号、以及一第三偶数 控制信号来作为驱动信号，每一位移緩存单元包含一上推单元，包含一第一节点，且该上推单元是用以接收前述奇数时钟 信号或前述偶数时钟信号；一上推驱动单元，是连接前述第一节点，用以根据前述起始信号或前一 级的前述位移緩存单元的输出信号来驱动前述上推单元使其导通，借以提供 前述奇数时钟信号或前述偶数时钟信号至一输出端，以产生前述输出信号；一第一下拉单元，包含一第一晶体管，该第一晶体管的漏极连接前述输 出端、源极连接一第一电压源、以与栅极连接一第二节点，其中该第一电压源具有一第一电压准位；一第二下拉单元，包含一第二晶体管，该第二晶体管的漏极连接前述第 一节点、栅极连接前述第二节点、以及源极连接前述第一电压源；以及一下拉存储控制单元，包含一电容，该电容的一端连接前述第二节点、 另一端连接一第三节点，且该下拉存储控制单元是用以接收一第一奇数、或 第一偶数控制信号，并根据该第一奇数、或第一偶数控制信号将前述第二节 点的电压准位提升至一第二电压源的第二电压准位，借以驱动前述第一、第 二晶体管使其导通，及将该第三节点的电压准位下拉至前述第一电压准位； 以及接收一第二奇数、或第二偶数控制信号，根据该第二奇数、或第二偶数 控制信号将该第三节点的准位维持在该第一电压准位、并利用该电容储存对 应于前述第一、第二晶体管临界电压值的该第二、第三节点之间的电位差；其中，当前述第一晶体管导通时，该第一晶体管提供前述第一电压准位 至前述输出端；且当前述第二晶体管导通时，该第二晶体管将前述第一电压 准位提供至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压 准位关闭前述上推单元使其截止。
3. 如权利要求2所述的位移緩存器，其中前述第Q位移緩存单元根据 一第Q+l位移緩存单元的第Q+l输出信号来将其第Q输出信号中止。
4. 如权利要求3所述的位移緩存器，其中前述第二下拉单元还包含一 第三晶体管，该第三晶体管的漏极连接前述第一节点、栅极接收前述第Q+l 位移緩存单元的第Q+l输出信号、以及其源极连接前述第一电压源，且当该 第三晶体管被该第Q+l输出信号驱动时，该第三晶体管提供前述第一电压准 位至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压准位关 闭前述上推单元使其截止。
5. 如权利要求1或2所述的位移緩存器，其中前述下拉存储控制单元 还包含一第四晶体管，其漏极连接前述第三节点、栅极是用以接收前述第一奇数控制信号或前述第一偶数控制信号、以及源极连接前述第一电压源； 一第五晶体管，其漏极连接前述第二电压源、栅极是用以接收前述第一奇数控制信号或前述第一偶数控制信号、以及源极连接前述第二节点； 一第六晶体管，其漏极连接前述第三节点、栅极是用以接收前述第二奇数控制信号或前述第二偶数控制信号、以及源极连接前述第一电压源；以及 一第七晶体管，其漏极连接前述第一节点、栅极是用以接收前述第二奇 数控制信号或前述第二偶数控制信号、以及源极连接前述第二节点。
6. 如权利要求i或2所述的位移緩存器，其中前述每一位移緩存单元 还包含一浮接防止单元，该浮接防止单元是连接前述第三节点，用以提供前 述第二电压准位至该第三节点、并防止该第三节点发生准位浮动。
7. 如权利要求6所述的位移緩存器，其中前述每一位移緩存单元还包 含一导通防止单元，该导通防止单元是连接前述第三节点，并根据前述第一 节点的电压准位的高低来决定是否提供前述第一电压准位至该第三节点。
8. 如权利要求6所述的位移緩存器，其中前述浮接防止单元包含一第 八晶体管，该第八晶体管的栅极与漏极连接、且其漏极还连接前述第二电压 源，以及其源极连接前述第三节点。
9. 如权利要求7所述的位移緩存器，其中前述导通防止单元包含一第 九晶体管，该第九晶体管的漏极连接前述第三节点、栅极连接前述第一节点， 以及源极连接前述第 一 电压源。
10. 如权利要求1或2所述的位移緩存器，其中前述第二下拉单元还包 含一第十晶体管，该第十晶体管的漏极连接前述第一节点、栅极接收前述第三奇数控制信号或第三偶数控制信号、以及源极连接前述第一电压源。
11. 如权利要求1或2所述的位移緩存器，其中前述上推单元还包含一 第十一晶体管，该第十一晶体管的漏极接收前述奇数时钟信号或前述偶数时钟信号、栅极连接前述第一节点、以及源极连接前述输出端。
12. 如权利要求1或2所述的位移緩存器，其中前述上推驱动单元包含 一第十二晶体管，其漏极连接前述第二电压源、栅极是用以接收前述起始信号或前一级的前述位移緩存单元的输出信号、以及源极连接前述第一节 点；以及一电容，其一端连接前述第一节点、另一端连接前述输出端。
13. 如权利要求1或2所述的位移緩存器，其中前述奇数时钟信号与前 述偶数时钟信号的相位反相。
14. 如权利要求13所述的位移緩存器，其中前述第一奇数控制信号与 前述第一偶数控制信号的相位相差半个时钟周期，且前述第二奇数控制信号 与前述第二偶数控制信号的相位相差半个时钟周期，以及前述第三奇数控制 信号与前述第三偶数控制信号的相位相差半个时钟周期。
15. 如权利要求14所述的位移緩存器，其中前述第一奇数控制信号与 前述第二奇数控制信号的相位相差半个时钟周期，且前述第二奇数控制信号 与前述第三奇数控制信号的相位相差半个时钟周期，且前述第一偶数控制信 号与前述第二偶数控制信号的相位相差半个时钟周期，以及前述第二偶数控 制信号与前述第三偶数控制信号的相位相差半个时钟周期。
16. 如权利要求1或2所述的位移緩存器，其中前述第一电压准位为一 低电压准位或接地准位，且前述第二电压准位为一高电压准位。
17. 如权利要求1或2所述的位移緩存器，其中前述第j位移緩存单元 (j为奇数，且j〉4)所接收的前述第一奇数控制信号、第二奇数控制信号、以 及第三奇数控制信号分别为前四级的位移緩存单元的第j-4输出信号、前三 级的位移緩存单元的第j-3输出信号、前二级的位移緩存单元的第j-2输出 信号。
18. 如权利要求1或2所述的位移緩存器，其中前述第k位移緩存单元 (k为偶数，且k〉3)所接收的前述第一偶数控制信号、第二偶数控制信号、以 及第三偶数控制信号分别为前三级的位移緩存单元的第k-3输出信号、前二 级的位移緩存单元的第k-2输出信号、前一级的位移緩存单元的第k-1输出 信号。
19. 一种位移緩存单元，接收一时钟信号、 一第一控制信号、 一第二控 制信号、 一第三控制信号、 一回授控制信号、以及一输入信号以作为驱动信 号，并产生一输出信号，该位移緩存单元包含一上推单元，包含一第一节点，且该上推单元是用以接收前述时钟信号； 一上推驱动单元，是连接前述第一节点，用以根据前述输入信号来驱动 前述上推单元使其导通，借以提供前述时钟信号至一输出端，以产生前述输出信号；一第一下拉单元，包含一第一晶体管，该第一晶体管的漏极连接前述输 出端、源极连接一第一电压源、以与栅极连接一第二节点，其中前述第一电压源具有一第一电压准位； 一第二下拉单元，包含一第二晶体管，该第二晶体管的漏极连接前述第一节点、栅极连接前述 第二节点、以及源极连接前述第一电压源；以及一第三晶体管，该第三晶体管的漏极连接前述第一节点、栅极接收前述 回授控制信号、以及源极连接前述第一电压源；以及一下拉存储控制单元，包含一电容，该电容的一端连接前述第二节点、 另一端连接一第三节点，且该下拉存储控制单元是用以接收前述第一控制信 号，并根据该笫一控制信号将前述第二节点的电压准位提升至一第二电压源 的第二电压准位，借以驱动前述第一、第二晶体管使其导通，及将该第三节 点的电压准位下拉至前述第一电压准位；以及接收前述第二控制信号，根据 该第二控制信号将该第三节点的准位维持在前述第 一 电压准位、并利用该电 容储存对应于前述第一、第二晶体管临界电压值的该第二、第三节点之间的电位差；其中，当前述第一晶体管导通时，该第一晶体管提供前述第一电压准位 至前述输出端；且当前述第二晶体管导通时，该第二晶体管提供前述第一电 压准位至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压准 位关闭前述上推单元使其截止；以及当前述第三晶体管被前述回授控制信号 驱动时，该第三晶体管将前述第一电压准位提供至前述第一节点，且前述上 推驱动单元根据该第一节点的第一电压准位关闭前述上推单元使其截止。
20. —种位移緩存单元，包含一上推单元，包含一第一节点，且该上推单元是用以接收一时钟信号； 一上推驱动单元，是连接前述第一节点，用以根据一输入信号来驱动前述上推单元使其导通，借以提供前述时钟信号至一输出端，以产生一输出信号；一第一下拉单元，包含一第一晶体管，该第一晶体管的漏极连接前述输 出端、源极连接一具有第一电压准位的第一电压源、以与栅极连接一第二节 点；一第二下拉单元，包含一第二晶体管，该第二晶体管的漏极连接前述第 一节点、栅极连接前述第二节点、以及源极连接前述第一电压源； 以及一下拉存储控制单元，包含一电容，该电容的一端连接前述第二节点、 另一端连接一第三节点，且该下拉存储控制单元是用以接收一第一控制信号， 根据该第一控制信号将前述第二节点的电压准位提升至一第二电压源的第二 电压准位，借以驱动前述第一、第二晶体管使其导通,及将该第三节点的电 压准位下拉至前述第一电压准位；以及接收一第二控制信号，根据该第二控 制信号将该第三节点的电压准位维持在该第 一 电压准位、并利用该电容储存 对应于前述第一、第二晶体管临界电压值的该第二、第三节点之间的电位差； 其中，当前述第一晶体管导通时，该第一晶体管提供前述第一电压准位 至前述输出端；且当前述第二晶体管导通时，该第二晶体管提供前述第一电 压准位至前述第一节点，且前述上推驱动单元根据该第一节点的第一电压准 位关闭前述上推单元使其截止。
21. 如权利要求20所述的位移緩存单元，其中前述第二下拉单元包含 一第三晶体管，该第三晶体管的漏极连接前述第一节点、栅极接收一回授控 制信号、以及源极连接前述第一电压源，且当该第三晶体管被该回授控制信 号驱动时，该第三晶体管将该第一电压源的第一电压准位提供至该第一节点， 并且前述上推驱动单元根据该第 一节点的第 一 电压准位关闭前述上推单元使 其截止。
22. 如权利要求20所述的位移緩存单元，其中前述第一控制信号为该 位移緩存单元前四级的位移緩存单元的输出信号，且前述第二控制信号为该 位移緩存单元前三级的位移緩存单元的输出信号。
23. 如权利要求20所述的位移緩存单元，其中前述输入信号为前一级 的位移緩存单元的输出信号。
24. 如权利要求20所述的位移緩存单元，其中前述第二下拉单元还包 含一第十晶体管，该第十晶体管的漏极连接前述第一节点、栅极接收一第三 控制信号、以及源极连接前述第一电压源。
25. 如权利要求24所述的位移緩存单元，其中前述第三控制信号为该 位移緩存单元前二级的位移緩存单元的输出信号。
26. 如权利要求19或20所述的位移緩存单元，其中前述下拉存储控制 单元还包含一第四晶体管，其漏极连接前述第三节点、栅极是用以接收前述第一控 制信号、以及源极连接前述第一电压源；一第五晶体管，其漏极连接前述第二电压源、栅极是用以接收前述第一 控制信号、以及源极连接前述第二节点；一第六晶体管，其漏极连接前述第三节点、栅极是用以接收前述第二控制信号、以及源极连接前述第一电压源；以及一第七晶体管，其漏极连接前述第一节点、栅极是用以接收前述第二控 制信号、以及源极连接前述第二节点。
27. 如权利要求19或20所述的位移緩存单元，还包含一浮接防止单元， 该浮接防止单元是连接前述第三节点，用以提供前述第二电压准位至该第三 节点、并防止该第三节点发生准位浮动。
28. 如权利要求27所述的位移緩存单元，还包含一导通防止单元，该 导通防止单元是连接前述第三节点，并根据前述第一节点的电压准位的高低 来决定是否提供前述第 一 电压准位至该第三节点。
29. 如权利要求27所述的位移緩存单元，其中前述浮接防止单元包含 一第八晶体管，该第八晶体管的栅极与漏极连接、且其漏极还连接前述第二 电压源，以及其源极连接前述第三节点。
30. 如权利要求28所述的位移緩存单元，其中前述导通防止单元包含 一第九晶体管，该第九晶体管的漏极连接前述第三节点、栅极连接前述第一 节点，以及源极连接前述第一电压源。
31. 如权利要求19所述的位移緩存单元，其中前述第二下拉单元还包 含一第十晶体管，该第十晶体管的漏极连接前述第一节点、栅极接收前述第 三控制信号、以及源极连接前述第一电压源。
32. 如权利要求19或20所述的位移緩存单元，其中前述上推单元还包 含一第十一晶体管，该第十一晶体管的漏极接收前述时钟信号、栅极连接前 述第一节点、以及源极连接前迷输出端。
33. 如权利要求19或20所述的位移緩存单元，其中前述上推驱动单元 包含一第十二晶体管，其漏极连接前述第二电压源、栅极是用以接收前述输 入信号、以及源极连接前述第一节点；以及一电容，其一端连接前述第一节点、另一端连接前述输出端。
34. 如权利要求19或20所述的位移緩存单元，其中前述第一电压准位 为 一低电压准位或接地准位，且第二电压准位为 一 高电压准位。
35. 如权利要求19所述的位移緩存单元，其中前述第一控制信号为该 位移缓存单元前四级的位移緩存单元的输出信号，且前述第二控制信号为该 位移緩存单元前三级的位移緩存单元的输出信号，以及前述第三控制信号为 该位移緩存单元前二级的位移緩存单元的输出信号。
36. 如权利要求19或20所述的位移緩存单元，其中前述输入信号为前 一级的位移緩存单元的输出信号，以及前述回授控制信号为后一级的位移緩 存单元的输出信号。
全文摘要
一种具临界电压变动补偿的位移缓存器与其位移缓存单元。该位移缓存器是将非晶硅薄膜晶体管的临界电压值记录于一电容中，在运作时会根据该电容内记录的临界电压值来动态改变非晶硅薄膜晶体管的偏压大小。
文档编号G09G3/20GK101114430SQ20061010894
公开日2008年1月30日 申请日期2006年7月28日 优先权日2006年7月28日
发明者廖文堆, 罗新台, 许景富 申请人:胜华科技股份有限公司