栅极驱动器和具有所述栅极驱动器的显示装置的制作方法

专利名称：栅极驱动器和具有所述栅极驱动器的显示装置的制作方法
技术领域：
本发明涉及一种栅极驱动器和具有所述栅极驱动器的显示装置。更具体 而言，本发明涉及一种能够减少由增加驱动频率而导致的驱动缺陷的栅极驱 动器，以及一种具有所述栅极驱动器的显示装置。
背景技术：
通常，液晶显示("LCD")装置包括阵列基板、相对基板和置于所述阵 列基板和所述相对基板之间的液晶层。所述液晶层包括具有各向异性的介电 常数的液晶分子。在所述LCD装置中，向所述液晶分子施加电场，并且根据 所述电场的强度，由所述液晶分子的对齐(alignment)控制光透射率。因而，响 应于所述液晶分子的对齐，光可以通过所述液晶层，以便显示图像。所述LCD装置包括显示板、4册极驱动器和数据驱动器。所述显示板包括 由多条栅极线和多条数据线限定的多个像素部分，其中所述多条栅极线在第 一方向上延伸，而所述多条数据线在第二方向上延伸并且^f皮配置成与所述多 条栅极线相交。所述栅极驱动器向所述多条栅极线输出栅极信号，而所述数 据驱动器向所述多条数据线输出数据信号。通常，所述栅极驱动器和所述数 据驱动器是安装在所述显示板上的芯片。近来，为了减小LCD装置的总体尺寸和提高LCD装置的生产率，所述 栅极驱动器为直接集成在所述显示板上的集成电路，并且已在进行对能够减 少驱动芯片数量的显示板的研究。特别地，随着栅极信号驱动频率的增加，栅极信号的脉冲宽度减小。当 栅极信号的脉冲宽度减小时，栅极信号可能会下降，结果导致信号传输的延 迟。因此，数据信号可能没有足够的时间来对像素部分充电，并且可能导致 驱动缺陷。
发明内容
' 本发明提供一种能够减少由增加驱动频率而导致的驱动缺陷的栅极驱动 器。本发明还提供一种具有上述栅裤驱动器的显示装置。本发明的附加特征将在随后的说明中阐明，并且部分地从所述说明而清 楚，或可通过实践本发明而了解。本发明公开了一种栅极驱动器，其包括具有连接在一起的第(m-l)级、第 m级和第(m+l)级的移位寄存器，第m级包括第一保持部分，其响应于第 一时钟信号而将第一输出端放电至关断电压；预充电部分，其响应于所述第 (m-l)级的输出信号而将所述第一保持部分关断并且将所述第一时钟信号输 出至所述第一输出端；上拉部分，其响应于所述第(m-l)级的输出信号而输出 第二时钟信号至所述第一输出端；以及下拉部分，其响应于所述第(m+l)级的输出信号而将所述第一输出端放电至关断电压。此外，m是自然数。本发明还公开了一种显示装置，其包括显示板、用于向数据线输出数据 信号的数据驱动器、以及用于向栅极线输出包括第一脉沖和第二脉冲的栅极 信号的栅极驱动器，所述栅极驱动器被配置在所述显示装置的外围区域中， 并且包括连接在一起的第(m-l)级、第m级和第(m+l)级。所述显示板还包括 具有由多条栅极线和多条数据线限定的多个像素的显示区域。所述栅极驱动 器的第m级包括第一保持部分，其响应于第一时钟信号而将第一输出端放 电至关断电压；预充电部分，其响应于第(m-l)级的输出信号而将所述第一保 持部分关断并且将所述第一时钟信号输出至所述第一输出端以形成第一脉 沖；上拉部分，其响应于所述第(m-l)级的输出信号而输出第二时钟信号至所 述第一输出端以形成第二脉冲；以及下拉部分，其响应于第(m+l)级的输出信 号而将所述第一输出端放电至关断电压。此外，m是自然数。应当理解前面的概括说明和后面的详细说明两者都是示范性的和解释 性的，并且希望提供对所声明的发明的进一步说明。


包含的附图提供对本发明的进，步理解，并且被并入本说明书，以及构 成本说明书的一部分，其图解本发明的实施例，并且和说明一起用于解释本 发明的原理。图1是根据本发明的示范性实施例的显示装置的平面图。图2是根据本发明第一示范性实施例的具有多个级连的级的栅极驱动器 的方框图。图3是图2所示的级的详细电路图。图4是图3所示的级的信号波形图。图5是说明图3所示的级的仿真结果的曲线图。图6是根据本发明第二示范性实施例的具有多个级连的级的栅极驱动器 的方框图。图7是图6所示的级的电路图。图8是图7所示的级的信号波形图。
具体实施方式
下文中，将参照附图更全面地说明本发明，在所述附图中，示出本发明 的示范性实施例。然而，本发明可以以许多不同形式来体现，并且不应当被 理解为限制于在此给出的示范性实施例。而是，提供这些示范性实施例以便 该公开是彻底的和完整的，并且将全面地向本领域技术人员传达本发明的范 围。在附图中，为了清楚，可以放大层和区域的尺寸和相对尺寸。将理解当一个单元或层被称为在另一单元或层"上面"、"连接到，'或 "耦合到"另一单元或层时，它可以直接电或机械地在另一单元或层上面、 连接到或耦合到另一单元或层，或可以存在中间单元或层。相反，当一个单 元或层被称为"直接"在另一单元或层"上面"、"直接连接到"或"直接耦 合到"另一单元或层时，则不存在中间单元或层。相同的附图标记自始至终 指代相同的单元。当在此使用时，术语"和/或"包括一个或多个相关列出项 的任意和所有组合。将理解虽然可以在此使用术语第一、第二、第三等来描述各种单元、 组件、区域、层和/或部分，但是这些单元、组件、区域、层和/或部分不应当 受到这些术语限制。这些术语仅仅用于将一个单元、组件、区域、层或部分 与其他区域、层或部分区分开。因而，在下面讨论的第一单元、组件、区域、 层或部分可以被称为第二单元、组件、区域、层或部分，而不会脱离本发明 的示教。为了易于描述如图所示的一个单元或特征与其他单元或特征的关系，可 以在此使用诸如"之下"、"下面"、"低于"、"上方"、"上部"等等空间相关 术语。将理解除了图中描述的方位之外，所述空间相关术语希望包含使用 或运行的器件的不同方位。例如，如果在图中的器件被对调，则被描述为在 其他单元或特征"下方"或"之下"的单元将被定方位为在其他单元或特征 "上方"。因此，术语"之下"可以包含上方和下方两者的方位。因而，器件可以被定方位(旋转90度或在其他方位)，并且相应地解释在此使用的空间相关描述符。在此使用的术语的目的是仅仅说明特定实施例，而不希望作为对本发明 的限制。如在此使用的，除非上下文特别清楚地指明之外，单数形式描述期望同样包括复数形式的含义。还将理解术语"包括"和/或"包含"当在说 明书中使用时，指定所陈述特征、整体、步骤、操作、单元和/或组件的存在， 而不排除存在或添加一个或多个其他特征、整体、步骤、操作、组件、单元 和/或其分组。在此参照作为本发明的理想化实施例(和中间结构)的示意性图解的横 截面图解来说明本发明的示范性实施例。如此，由于例如制造技术和/或误差 而导致的、基于图解形状的差别将是可预期的。因此，本发明的示范性实施 例应当不被理解为限于在此图解的区域的特定形状，而是包括例如由制造所 导致的形状上的差别。因此，在图中所示的区域实际上是示意性的，并且不 希望它们的形状示出器件的实际形状，并且不希望限制本发明的范围。除非特别定义，在此使用的所有术语(包括技术和科学术语)具有与本 发明所属技术领域的普通技术人员所通常理解的相同的含义。还将理解诸上下文中的含义一致的含义，并且将不会以理想化或过于正式方式来解释，除非在此如此表达。下文中，将参照附图详细说明本发明。图1是根据本发明的示范性实施例的显示装置的平面图。参照图1,根据本示范性实施例的显示装置包括显示板100、栅极驱动器200、用于驱动显示板100的数据驱动器130。所述显示板100包括阵列基板110;与所述阵列基板分离并且与之面对的、诸如滤色基板的相对基板120;以及配置于所述阵列基板110和所述相对基板120之间的液晶层(未示出)。所述显示板IOO包括显示区域DA、第一外围区域PA1和第二外围区域PA2。所述第一外围区域PA1和所述第二外围区域PA2沿所述显示区域DA的边缘配置。
所述显示区域DA包括在第 一方向上延伸的多条栅极线GL 、在与第 一 方 向相交的第二方向上延伸的多条数据线DL、和由所述多条栅极线GL和多条 数据线DL限定的多个像素部分，所述多个像素部分以矩阵形状排列，以用 于显示图像。在每一像素部分上配置薄膜晶体管TFT、液晶电容器CLC、和存储电容 器CST。为了简洁，在图1中示出了单个像素的这些组件。薄膜晶体管TFT 的栅电极连接至栅极线GL,薄膜晶体管TFT的源电极连接至数据线DL，薄 膜晶体管TFT的漏电极连接至液晶电容器CLC的第 一 电极和存储电容器CST 的电极。液晶电容器CLC的第二电极可连接至公共电压Vcom。存储电容器 CST的第二电极可连接至存储电压Vst。第一外围区域PA1布置在数据线DL的末端，而第二外围区域PA2布置 在栅极线GL的末端。当向栅极线GL施加栅极信号时，数据驱动器130向数据线DL输出数据 信号。凄t据驱动器130包括至少一个凄t据驱动芯片132。 ^t据驱动芯片132 可以配置在柔性电路板134上。所述柔性电路板134的第一端连接至显示板 100的第一外围区域PA1，而柔性电路板134的第二端连接至印刷电路板140。 即，数据驱动芯片132通过柔性电路板134而连接至印刷电路板140和显示 板100。栅极驱动器200包括具有可以彼此级连的多个级的移位寄存器。栅极驱 动器200向多条栅极线GL顺序地输出具有第一脉冲和第二脉冲的栅极信号。 作为集成电路，栅极驱动器200可以配置在显示板100的第二外围区域PA2 上。集成在显示板100上的栅极驱动器200可以具有包括钼(Mo)、铝(Al) 和钼(Mo)的三金属层结构，以用于增强驱动容限。图2是根据本发明第一示范性实施例的具有多个级连的级的栅极驱动器 的方框图。参照图2，根据第一示范性实施例的栅^l驱动器200包括电路部分CS和 线路部分LS。所述电路部分CS包括彼此级连以顺序地输出栅极信号G0UT1 至GOUTn+l的第一级SRC 1至第(n+l)级SRCn+l。线路部分LS沿电路部分 CS的端部配置，并且向电路部分CS提供同步信号和驱动电压，这将在下文 中详细地说明。第一级SRC 1至第n级SRCn对应于多个驱动级，而第(n+l)级SRCn+l
对应于虚拟级。第一级SRC 1至第(n+l)级SRCn+l中的每一级包括第一时 钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、电压端V、 重置端RE、第一输出端OUT、和第二输出端CR。第一输出端OUT的信号 被定义为栅极信号GOUT,而第二输出端CR的信号被定义为进位信号 COUT。第m级SRCm的第一时钟端CK1和第二时钟端CK2接收第一时钟信号 CKB和第二时钟信号CK,其中'm，是等于或小于n+l的整数。第一时钟信号 CKB和第二时钟信号CK以一个水平周期(1H)反转，其可以等于第一时钟 信号CKB或第二时钟信号CK的周期的一半。第一时钟信号CKB具有与第 二时钟信号CK的相位相反的相位。更具体地，向第一级SRC 1至第(n+l)级SRCn+l的奇数编号的级SRC1、 SRC3、...的第一时钟端CK1提供第一时钟信号CKB,而向第一级SRC1至 第(n+l)级SRC (n+l )的奇数编号的级SRC1、 SRC3、…的第二时钟端CK2 提供具有与第一时钟信号CKB的相位相反的相位的第二时钟信号CK。向第 一级SRC1至第(n+l)级SRC (n+l )的偶数编号的级SRC2、 SRC4、...的第 一时钟端CK1提供第二时钟信号CK,而向第一级SRC 1至第(n+l)级SRCn+l 的偶数编号的级SRC2、 SRC4、…的筹二时钟端CK2提供具有与第二时钟信 号CK的相位相反的相位的第一时钟信号CKB。向第m级SRCm的第一输入端INl提供垂直开始信号STV或第(m-l) 级的进位信号COUTm-l作为垂直开始信号。例如，向第一级SRC1的第一 输入端IN1提供垂直开始信号STV,以及向第二级SRC2至第(n+l)级SRCn+l 的第一输入端IN1分别提供级SRC1至SRCn的进位信号COUT1至COUTn 作为垂直开始信号。向第m级SRCm的第二输入端IN2提供第(m+l )级的栅极信号 GOUTm+l作为垂直开始信号。即，向第一级SRC1至第n级SRCn的第二输 入端IN2分别提供第二级SRC2至第(n+l)级SRCn+l的栅极信号作为垂直开 始信号，以及向最后级SRCn+l的第二输入端IN2提供垂直开始信号STV。向第m级SRCm的电压端V提供关断电压VOFF,而所述关断电压VOFF 可以具有在大约-5V和-7V之间的电压电平。向第m级的重置端RE提供最后级SRCn+l的进位信号COUTn+l。向第m级SRCm的第 一输出端OUT输出提供给第二时钟端CK2的高电
平第二时钟信号CK或高电平第一时钟信号CKB。例如，向奇数编号级的第 一输出端OUT输出高电平第二时钟信号CK,而向偶数编号级的第 一输出端 OUT输出高电平第一时钟信号CKB。因此，第一级SRCl至第(n+l )级SRCn+l 可以顺序地输出栅极信号GOUT1至GOUTn+l。向第m级SRCm的第二输出端CR输出进位信号COUTm。向第m级 SRCm的第二输出端CR输出提供给第二时钟端CK2的高电平第二时钟信号 CK或高电平第一时钟信号CKB。栅极驱动器200包括沿电路部分CS的一侧排列的线路部分LS。线路部 分LS包括用于向第一级SRC1至第(n+l)级SRCn+l提供同步信号和驱动电 压的线。线路部分LS包括开始信号线SL1、第一时钟线SL2、第二时钟线 SL3、电压线SL4和重置线SL5。开始信号线SL1接收垂直开始信号STV并且向第一级SRC1的第一输入 端IN1和最后级SRCn+l的第二输入端IN2提供垂直开始信号STV。第一时钟线SL2接收第一时钟信号CKB并且向奇数编号的级的第一时 钟端CK1和偶数编号的级的第二时钟端CK2提供所述第一时钟信号CKB。 第一时钟信号CKB的电平以周期1H在高电平和低电平之间交替。第二时钟线SL3接收具有与第一时钟信号CKB的相位相反的相位的第 二时钟信号CK并且向奇数编号的级的第二时钟端CK2和偶数编号的级的第 一时钟端CK1提供所述第二时钟信号CK。电压线SL4接收关断电压VOFF,并且向第一级SRC1至第(n+l)级 SRCn+l的电压端V提供所述关断电压VOFF。即，电压线SL4向所有级的 电压端V提供关断电压VOFF。重置线SL5从第(n+l)级SRCn+l接收进位信号COUTn+l ，并且向第 一级SRC1至第(n+l)级SRCn+l的重置端RE提供所述进位信号COUTn+l。图3是图2所示的级的详细电路图，而图4是图3所示的级的信号波形图。为了简便，图3所示的第m级SRCm将被描述为诸如SRC3的奇数编号 级，从而第一时钟端CK1接收第一时钟信号CKB，而第二时钟端CK2接收 第二时钟信号CK。参照图3和图4，根据本发明第一示范性实施例的栅极驱动器200包括 第m级SRCm,其包括上拉部分210和下拉部分220。上拉部分210向第一
输出端OUT输出高电平第二时钟信号CK。即，上拉部分210将输出到第一 输出端OUT的第m栅极信号GOUTm上拉至第二时钟信号CK的高电平。 下拉部分220响应于第(m+l)级SRCm+l的输出信号而将第一输出端OUT放 电至关断电压VOFF。即，下拉部分220响应于第(m+l)级的栅极信号 GOUTm+l而将第m栅极信号GOUT下拉至关断电压VOFF。上拉部分210包括第八晶体管T8,其具有连接至第二时钟端CK2以接 收第二时钟信号CK的漏电极、和连接至第一输出端OUT的源电极。下拉部分220包括第九晶体管T9，其具有连接至第一输出端OUT的漏 电极、和连接至电压端V并且接收关断电压VOFF的源电极。第m级还包括上拉驱动部分，其包括緩冲部分280、充电部分270和放 电部分230。上拉驱动部分响应于第(m-l)级SRCm-l的第(m-l)进位信号 COUTm-l而接通上拉部分210,以及响应于第(m+l)级SRCm+l的第(m+l) 栅极信号GOUTm+l而关断上拉部分210。緩冲部分280包括第十五晶体管T15。第十五晶体管T15具有连接至第 一输入端IN1的栅电极和漏电极、和连4妻至第一节点Nl的源电极。第一节 点Nl连接至第八晶体管T8的栅电极，并且可以被定义为用于接通和关断上 拉部分210的控制节点。充电部分270包括第三电容器C3,其具有连接至第一节点N1的第一电 极和连接至第一输出端OUT的第二电极。放电部分230包括第十二晶体管T12，其具有连接至第二输入端IN2的 栅电极、连接至第一节点Nl的漏电极和连接至电压端V以接收关断电压 VOFF的源电极。在该上拉驱动部分中，当第十五晶体管T15响应于第(m-l)进位信号 COUTm-l而被导通时，第(m-l)进位信号COUTm-l被施加到第一节点Nl, 并且对第三电容器C3充电。接着，当第三电容器C3被充电至超过第八晶体 管T8的门限电压的电压时，以及当低电平第二时钟信号CK转换至具有高电 平时，第八晶体管T8变成自举的，并且导通以输出高电平第二时钟信号CK 至输出端OUT。也就是说，在从施加第(m-l)进位信号起经过1H的时间段之后，第八晶 体管T8进行自举，并且形成从第m级SRCm输出的第m栅极信号GOUTm 的第二脉冲。接着，当第十二晶体管T12响应于第(m+l)栅极信号GOUTm+l
而导通时，第三电容器C3被放电至关断电压VOFF并且第八晶体管T8被截 止。第m级SRCm还包括第一保持部分242、第二保持部分244和开关部分 250。第一保持部分242和第二保持部分244将输出到第 一输出端OUT的第 m栅极信号GOUTm维持在关断电压VOFF的电平上。开关部分250接通和 关断第二保持部分244。第一保持部分242根据第一时钟信号CKB,响应于第二节点N2的电平 而将第一输出端OUT放电至关断电压VOFF。第一保持部分242包括第十晶 体管TIO，其具有连接至第二节点N2的栅电极、连接至第一输出端OUT的 漏电极、和连接至电压端V以接收关断电压VOFF的源电极。第二保持部分244包括第十一晶体管Tll。所述第十一晶体管Tll包括 连接至第三节点N3的栅电极，所述第三节点N3连接至开关部分250;连接 至第一^T出端OUT的漏电4及；和连4妻至电压端V以4^收关断电压VOFF的 源电极。开关部分250包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第 七晶体管T7、第一电容器C1和第二电容器C2。第四晶体管T4具有连接至第二时钟端CK2以接收第二时钟信号CK的 栅电极和漏电极、连接至第五晶体管T5的漏电极的源电极。第五晶体管T5 具有连接至第一输出端OUT的栅电极和连接至电压端V以接收关断电压 VOFF的源电极。第六晶体管T6具有连接至第二时钟端CK2的漏电极、通 过第一电容器Cl而连接至第二时钟端CK2的栅电极、和连接至第七晶体管 T7的漏电极的源电极。因此，第六晶体管T6的漏电极和栅电极接收第二时 钟信号CK。第二电容器C2置于第六晶体管T6的栅电极和漏电极之间。第 七晶体管T7具有连接至第一输出端OUT的栅电极、连接至第六晶体管T6 的源电极的漏电极、和连接至电压端V以接收关断电压VOFF的源电极。晶体管T6的源电极和第七晶体管T7的漏电极连接至第二保持部分244 的栅电极，并且形成第三节点N3。第二保持部分244根据第三节点N3的电 平来接通和关断。在下文中，将描述开关部分250的上述操作。由提供给第二时钟端CK2 的第二时钟信号CK来导通第四晶体，T4和第六晶体管T6。当第二时钟信 号CK输出到第一输出端OUT时，第一输出端OUT的电平被转换至高电平， 并且第五晶体管T5和第七晶体管T7被导通。相应地，通过第五晶体管T5 和第七晶体管T7,从第四晶体管T4和第六晶体管T6输出的电压被放电至关 断电压VOFF。因此，第三节点N3的信号维持在低电平，并且第十一晶体管 Tll被截止。接着，当响应于第(m+l)栅极信号GOUTm+l而第m栅极信号GOUTm 被放电至关断电压VOFF时，第一输出端OUT的电压逐渐下降至低电平。因 此，第五晶体管T5和第七晶体管T7被截止，并且通过从第四晶体管T4和 第六晶体管T6输出的电压，第三节点N3的电压被转换至高电平。相应地， 当第三节点N3的电压被转换至高电平时，第十一晶体管Tll被截止，并且 第一输出端OUT的电压被迅速放电至关断电压VOFF。接着，当第二时钟信号CK被转换至低电平时，第三节点N3的电压也被 转换至低电平，因此第十一晶体管Tll被截止。然而，通过具有与第二时钟 信号CK的相位相反的相位的第一时钟信号CKB,导通第十晶体管TIO,以 便将第一输出端OUT的电压放电至关断电压VOFF。响应于第一时钟信号CKB和第二时钟信号CK，第一保持部分242和第 二保持部分244分别顺序地将第 一输出端OUT》文电至关断电压VOFF。在其 中第二时钟信号CK输出到第 一输出端OUT的上拉间隔期间，无论第二时钟 信号CK的电平如何，第一保持部分242不将第一输出端OUT放电至关断电 压VOFF。栅极驱动器200的第m级SRCm还包括预充电部分300。 预充电部分300响应于第(m-l)级SRCm-l的第(m-l)进位信号COUTm-l 而关断第一保持部分242,并且输出第一时钟信号CKB至第一输出端OUT, 因此，预充电部分300执行预充电。具体而言，预充电部分300响应于第(m-l) 进位信号COUTm-l而输出第一时钟信号CKB至第一输出端OUT，并且形成 具有第m栅极信号GOUTm的第一电平的第一脉冲，以用于执行预充电。 预充电部分300包括第一晶体管Tl、第二晶体管T2和第三晶体管T3。 第一晶体管Tl包括连接至第十晶体管T10的栅电极以限定第二节点N2 的漏电极、连接至第一输入端IN1以接收第(m-l)进位信号COUTm-l的栅电 极、和连接至电压端V以接收关断电压VOFF的源电极。第二晶体管T2包括连接至第一时钟端CK1以接收第一时钟信号CKB的 漏电极、连接至第一输入端IN1以接收第(m-l)进位信号COUTm-l的栅电极、
和连接至第一输出端OUT的源电极。第三晶体管T3包括连接至第一时钟端CK1以接收第一时钟信号CKB的 漏电极和栅电极、和连接至第二节点N2的源电极，其也连接至第一晶体管 Tl的漏电极和第十晶体管T10的栅电极。现在将简要地说明预充电部分300的操作。第三晶体管T3响应于第一时 钟信号CKB而导通，并且第二节点N2的电压由此转换成高电平。即，当第 一时钟信号CKB具有高电平时，第二节点N2的电压被转换成高电平。当第一晶体管Tl响应于提供给第一输入端IN1的第(m-l)进位信号 COUTm-l而导通时，第二节点N2被;改电至关断电压VOFF,而第十晶体管 T10被截止。因此，第一保持部分242停止将第一输出端OUT放电至关断电 压VOFF。当第一晶体管Tl响应于第(m-l)进位信号COUTm-l而导通时，第二晶 体管T2也响应于第(m-l)进位信号COUTm-l而导通，并且输出高电平第一 时钟信号CKB至第一输出端OUT。因此，预充电部分300通过使用高电平 第 一时钟信号CKB对输出到第一输出端OUT的第m栅极信号GOUT预充电。 输出到第 一输出端OUT的高电平第 一时钟信号CKB被定义为第 一脉冲。在预充电部分300中，可以采用第三晶体管T3来增加第十晶体管T10 的截止效应，但是预充电部分300的第三晶体管T3是可选的。即，第十晶体 管T10响应于第一时钟信号CKB而导通或截止，并且当第一时钟信号CKB 被直接施加于第十晶体管T10时，可以减弱第十晶体管T10的截止效应。因 此，第三晶体管T3作为二极管运行，并且可以增加第十晶体管T10的截止 效应。第m级SRCm还可以包括第三保持部分246和第四保持部分248，其将 第一节点N1的电平维持在关断电压:;VOFF。第三保持部分246包括第十三晶体管T13,其具有连接至第二时钟端CK2 的栅电极、连接至第一节点N1的漏电极、和连接至第一输出端OUT的源电极。第四保持部分248包括第十四晶体管T14，其具有连接至第一时钟端CK1 的栅电极、连接至第一输入端IN1的漏电极、和连接至第一节点N1的源电极。在下拉部分220将第m栅极信号GOUTm放电至关断电压VOFF之后，
第三保持部分246和第四保持部分248将第一节点Nl的电平维持在关断电 压VOFF。因此，第三保持部分246和第四保持部分248将上拉部分210维 持在关断状态。即，当第十三晶体管T13响应于第二时钟信号CK而导通时， 放电至关断电压VOFF的第 一 输出端OUT的电平被施加到第 一 节点N1上， 因此，第一节点Nl的电平4皮放电至关断电压。而且，当第十四晶体管T14 响应于具有与第二时钟信号CK的相位相反的相位的第一时钟信号CKB而导 通时，被放电至关断电压VOFF并且施加于第一输入端的第(m-l)进位信号 COUTm-l施加到第一节点Nl,并且第一节点Nl的电平被;汰电至关断电压 VOFF。与此相同，第三保持部分246和第四保持部分248交替地导通第十三晶 体管T13和第十四晶体管T14以将第一节点Nl的电平放电至关断电压 VOFF。栅极驱动器200的第m级SRCm还包括重置部分260和进位部分290。重置部分260包括第十六晶体管T16,其具有连接至重置端RE的栅电极、 连接至第一节点Nl的漏电极、和连接至电压端V以接收关断电压VOFF的 源电极。通过提供给重置端RE的最后级SRCn+l的第(n+l)进位信号 COUTn+l，导通第十六晶体管T16,并且第一节点Nl的电压被放电至关断 电压VOFF。因此，通过第(n+l)进位信号COUTn+l,将第m栅极信号GOUTm ;改电至关断电压VOFF。进位部分290响应于第 一节点Nl的电平而将高电平第二时钟信号CK输 出到第二输出端CR以形成第m进位信号COUTm。进位部分290包括第十 七晶体管T17，其具有连接至第一节点N1的栅电极、连接至第二时钟端CK2 以接收第二时钟信号CK的漏电极、和连接至第二输出端CR的源电极。在 向第一节点Nl施加第(m-l)进位信号COUTm-l并且第三电容器C3被充电之 后，进位部分290响应于第 一节点Nl的电平而将高电平第二时钟信号CK输 出到第二输出端CR。在根据本发明第一示范性实施例的栅极驱动器200中，第m栅极信号 GOUTm在形成被定义为栅极-接通信号的第二脉冲之前形成第一脉冲。因此， 栅极驱动器200可以执行预充电，并且缩短在输出栅极-接通信号过程中的延 迟时间。图5是说明图3所示的级的仿真结果的曲线图。
在图5中，栅极-关断信号的电平大约为-7V,而栅极-接通信号的电平大约为20V。如图5所示，第m栅极信号GOUTm的电压被维持在大约-7V的栅极-关断信号电平，并且接着在形成被定义为所述栅极-接通信号的第二脉沖之 前，被预充电至大约2V的第一脉冲电平。通常，所述栅极-接通信号的电压 范围是从大约-7V的关断电压VOFF到大约20V的接通电压，因此，如果不 执行预充电，则所述栅极-接通信号具有大约27V的变化。另一方面，如果执 行预充电，则所述栅极-接通信号的电压范围是从大约2V的关断电压VOFF 到大约20V的接通电压，因此，所述栅极-接通信号具有大约18V的变化。 即，在其中形成栅极-接通信号的部分，通过预充电来减少电压变化。因此， 控制所述栅极-接通信号的、被充电至上拉部分210的电压上升量减小，并且 增加了充电容限，而没有增加功率消耗或高温噪声缺陷。而且，由于栅极信号可以被充电至薄膜晶体管的门限电压电平，所以可 以增加充电时间，并且由于驱动频率增加而导致的驱动错误可以得到改善。图6是根据本发明第二示范性实施例的栅极驱动器的方框图。根据本发明第二示范性实施例的栅极驱动器基本上类似于本发明的第一 示范性实施例的栅极驱动器。因此，将使用与在第一示范性实施例中描述的 部分相同的附图标记来指代相同或基本类似的部分，并且省略对于上述单元 的重复性说明。参照图6，根据第二示范性实施杏'j的栅极驱动器200包括电路部分CS和 线路部分LS。所述电路部分CS包括彼此级连以顺序地输出栅极信号G0UT1 至GOUTn+l的第一级SRC 1至第(n+l)级SRCn+l 。线路部分LS沿电路部分 CS的端部配置，并且向电路部分CS提供同步信号和驱动电压。第一级SRC 1至第(n+l)级SRCn+l中的每一级包括第一时钟端CK1、 第二时钟端CK2、第一输入端IN1、第二输入端IN2、电压端V、重置端RE、 第一输出端OUT。和根据本发明第一示范性实施例的栅极驱动器不同，第一 级SRC 1至第(n+l)级SRCn+l不包括第二输出端CR。第m级SRCm的第一时钟端CK1和第二时钟端CK2接收具有彼此相反 的相位的第一时钟信号CKB和第二时钟信号CK，其中'm，是等于或小于n+l 的自然数。第一时钟信号CKB和第二时钟信号CK以1H的周期彼此交替。第m级SRCm的第一输入端IN1接收垂直开始信号STV或第(m-l )级SRCm-l的输出信号作为垂直开始信号。具体而言，向第一级SRC1的第一输 入端IN1提供垂直开始信号STV,以及向第二级SRC2至第(n+l)级SRCn+1 的第一输入端IN1提供第(m-l )栅极信号GOUTm-l作为垂直开始信号。
第m级SRCm的第二输入端IN2接收第(m-l )级SRCm+l的输出信号 或垂直开始信号STV。具体而言，向第(n+l)级SRCn+l的第二输入端IN2 提供垂直开始信号STV，以及向第一级SRC1至第n级SRCn的第二输入端 IN2提供第(m+l )栅极信号GOUTm+l作为垂直开始信号。
向第m级的电压端V提供关断电压VOFF,向第m级SRCm的重置端 RE提供最后级SRCn+l的第(n+l)栅极信号GOUTn+l。
第m级SRCm的第 一输出端OUT输出提供给第二时钟端CK2的高电平 第二时钟信号CK或第一时钟信号CKB。
沿电路部分CS的端部排列的线路部分LS包括开始信号线SL1、第一时 钟线SL2、第二时钟线SL3、电压线SL4和重置线SL5。
开始信号线SL1接收垂直开始信号STV并且向第一级SRC1的第一输入 端IN1和第(n+l)级SRCn+l的第二输入端IN2提供垂直开始信号STV。
第一时钟线SL2接收第一时钟信号CKB，第二时钟线SL3接收具有与第 一时钟信号CKB的相位相反的相位的第二时钟信号CK。然后，第一时钟线 SL2和第二时钟线SL3交替地向第一级SRC1到第(n+l)级SRCn+l的第一时 钟端CK1和第二时钟端CK2提供第一时钟信号CKB和第二时钟信号CK。
电压线SL4接收关断电压VOFF,并且向第一级SRC1至第(n+l)级 SRCn+l的电压端V提供所述关断电压VOFF。
重置线SL5接收第(n+l)栅极信号GOUTn+l并且向第一级SRC1到第 (n+l)级SRCn+l的重置端RE提供第(n+l )栅极信号GOUTn+l。
在根据本发明的第二示范性实施例的栅极驱动器中，栅极驱动器200的 第m级SRCm接收第(m-l )级SRCm-l的栅极信号GOUTm-l,而不是第(m-l ) 级SRCm-l的第(m-l)进位信号COUTm-l。
图7是图6所示的级的电路图。图8是图7所示的级的信号波形图。
根据本发明第二示范性实施例的级类似于第一示范性实施例的级。因此， 将使用与在第一示范性实施例中描述的部分相同的附图标记来指代相同或基 本类似的部分，并且省略对于上述单元的重复性说明。
参照图7,根据本发明第二示范性实施例的第m级SRCm包括上拉部分210和下拉部分220。上拉部分210响应于第(m-l)栅极信号GOUTm-l而 输出高电平第二时钟信号CK到第一输出端OUT,并且形成称为栅极-接通信 号的第二脉冲。下拉部分220响应于第(m+l)栅极信号GOUTm+l而将第 一输出端OUT放电至关断电压VOFF。
第m级SRCm还包括上拉驱动部分。所述上拉驱动部分响应于第(m-l) 栅极信号GOUTm-l而接通上拉部分210,以及响应于第(m+l)栅极信号 GOUTm+l而关断上拉部分210。所述上拉驱动部分包括缓沖部分280、充电 部分270和放电部分230。
緩冲部分280将第(m-l )栅极信号GOUTm-l施加于第一节点Nl,并 且对充电部分270充电，接着当第二时钟信号CK具有高电平时，緩冲部分 280接通上拉部分210。；改电部分230对第一节点Nl (例如充电部分)放电， 并且关断上拉部分210。
第m级SRCm还可包括第一保持部分242、第二保持部分244和开关部 分250。第一保持部分242和第二保持部分244交替地将第m栅极信号 GOUTm维持在关断电压VOFF上。开关部分250接通和关断第二保持部分 244。
第一保持部分242根据第一时钟信号CKB,响应于第二节点N2的电平 而操作。第二保持部分244响应于连接至开关部分250的第三节点N3的电 平而接通和关断。开关部分250响应于第二时钟信号CK而接通和关断第二 保持部分244。当第一输出端OUT的信号具有高电平时，开关部分250关断 第二保持部分244，而不管第二时钟信号CK的电平如何。
第m级还包括预充电部分300。所述预充电部分300响应于第(m-l)栅极 信号GOUTm-l而关断第一保持部分242,并且输出高电平第一时钟信号CKB 至第一输出端OUT,因此，预充电部分300对第m栅极信号GOUTm预充电。 由预充电部分300输出到第一输出端OUT的高电平第一时钟信号CKB定义 第m栅极信号GOUTm的第一脉冲。
第m级还包括第三保持部分246和第四保持部分248。第三保持部分246 和第四保持部分248将连接至上拉部分210的栅电极的第一节点Nl维持在 关断电压VOFF。第三保持部分246响应于第二时钟信号CK而将第一节点 Nl》文电至^皮;改电至关断电压VOFF的第一输出端OUT的电平。第四保持部 分248响应于第一时钟信号CKB而将第一节点N1放电至具有关断电压V0FF
的电平的第(m-l)栅极信号。第m级还包括重置部分260。重置部分260响应于第(n+l)栅极信号 GOUTn+l而将第一节点Nl放电至关断电压VOFF,并且关断上拉部分210。根据本发明，通过时钟信号对具有关断电压的电平的栅极信号进行预充 电，以产生栅极-接通信号。因此，可以减少栅极信号到达门限电压的时间， 并且可以減少栅极信号的下降缺陷。而且，可以增加数据信号对像素充电的时间，因此，可以减少由驱动频 率的增加而导致的驱动缺陷。对于本领域技术人员来说，很明显，在不脱离本发明的精神或范围的情 况下，可以对本发明进行各种修改和变化。因此，本发明试图覆盖本发明的 修改和变化，假定它们在所附权利要求及其等价内容之内。
权利要求
1、 一种栅极驱动器，包括移位寄存器，包括彼此连接的第m-l级、第m级和第m+l级， 其中所述第m级包括第一保持部分，其响应于第一时钟信号而将第一输出端放电至关断 电压；预充电部分，其响应于所述第m-l级的输出信号而将所述第一保持 部分关断并且将所述第一时钟信号输出至所述第一输出端；上拉部分，其响应于所述第m-l级的输出信号而输出第二时钟信号 至所述第一输出端；以及下拉部分，其响应于所述第m+l级的输出信号而将所述第一输出 端放电至关断电压， 其中m是自然数。
2、 如权利要求1所述的栅极驱动器，其中，所述第一时钟信号和所述第 二时钟信号以1H的周期彼此交替，并且具有彼此相反的相位。
3、 如权利要求2所述的栅极驱动器，其中所述预充电部分包括； 第一晶体管，其响应于所述第m-l级的输出信号而关断所述第一保持部分；和第二晶体管，其响应于所述第m-l级的输出信号而输出所述第一时钟信 号至所述第一输出端。
4、 如权利要求3所述的栅极驱动器，其中，所述预充电部分还包括； 第三晶体管，其响应于所述第一时钟信号而接通所述第一保持部分。
5、 如权利要求4所述的栅极驱动器，还包括 第二保持部分，用于将所述第一输出端放电至所述关断电压；和 开关部分，其响应于所述第二时钟信号而接通所述第二保持部分。
6、 如权利要求5所述的栅极驱动器，其中，当所述第二时钟信号输出到 所述第一输出端时，所述开关部分关断所述第二保持部分。
7、 如权利要求5所述的栅极驱动器，其中，所述开关部分包括 第四晶体管，包括用于接收所述第二时钟信号的漏电极和用于接收所述第二时钟信号的栅电极；第五晶体管，包括连接至所述第四晶体管的源电极的漏电极、连接至所述第一输出端的栅电极、和用于接收所述关断电压的源电极；第六晶体管，包括用于接收所述第二时钟信号的漏电极、和连接至所述第四晶体管的源电极的栅电极；第七晶体管，包括连接至所述第六晶体管的源电极的漏电极、连接至所述第一输出端的栅电极、和用于接收所述关断电压的源电极；第一电容器，其将所述第六晶体管的漏电极连接至所述第六晶体管的栅 电才及；和第二电容器，其将所述第六晶体管的栅电极连接至所述第六晶体管的源 电极，其中，所述第二保持部分响应于连接至所述第六晶体管的源电极和所述 第七晶体管的漏电极的节点的电平而接通。
8、 如权利要求7所述的栅极驱动器，还包括放电部分，其响应于所述第m+l级的输出信号而将所述上拉部分的栅电 极放电至所述关断电压；第三保持部分，其响应于所述第二时钟信号而将所述上拉部分的栅电极 维持在所述关断电压；和第四保持部分，其响应于所述第一时钟信号而将所述上拉部分的栅电极 维持在所述关断电压。
9、 如权利要求8所述的栅极驱动器，其中，当所述第m-l级是第一级时， 所述第m-l级的输出信号是从所述第m-l级的第一输出端输出的垂直开始信 号，以及当所述第m+l级是最后级时，所述第m+l级的输出信号是从所述第m+l 级的第一输出端输出的垂直开始信号。
10、 如权利要求8所述的栅极驱动器，还包括进位部分，其响应于所述第m-l级的输出信号而将所述第二时钟信号输 出到第二输出端。
11、 如权利要求IO所述的栅极驱动器，其中，当所述第m-l级是第一级 时，所述第m-l级的输出信号是从所述第m-l级的第二输出端输出的垂直开 始信号，以及当所述第m+l级是最后级时，所述第m+l级的输出信号是从所述第m+l级的第一输出端输出的垂直开始信号。
12、 一种显示装置，包括显示板，包括外围区域和显示区域，所述显示区域具有由多条栅极线和 多条数据线限定的多个像素；数据驱动器，用于向数据线输出数据信号；以及栅极驱动器，用于向栅极线输出包括第一脉冲和第二脉冲的栅极信号， 所述栅极驱动器被配置在所述外围区域中，并且包括连接在一起的第m-l级、 第m级和第m+l级，其中所述第m级包括第一保持部分，其响应于第一时钟信号而将第一输出端放电至关断电压；预充电部分，其响应于第m-l级的输出信号而将所述第一保持部分 关断并且将所述第一时钟信号输出至所述第一输出端以形成第一脉冲；上拉部分，其响应于所述第m-l级的输出信号而输出第二时钟信号 至所述第一输出端以形成第二脉冲；以及下拉部分，其响应于第m+l级的输出信号而将所述第一输出端放电 至关断电压，其中m是自然数。
13、 如权利要求12所述的显示装置，其中，所述第一时钟信号和所述第 二时钟信号以1H的周期彼此交替，并且具有彼此相反的相位。
14、 如权利要求13所述的显示装置，其中所述预充电部分包括； 第一晶体管，其响应于所述第m-l级的输出信号而关断所述第一保持部分；和第二晶体管，其响应于所述第m-l级的输出信号而输出所述第一时钟信 号至所述第一输出端。
15、 如权利要求14所述的显示装置，其中，所述预充电部分还包括； 第三晶体管，其响应于所述第一时钟信号而接通所述第一保持部分。
16、 如权利要求15所述的显示装置，还包括 第二保持部分，用于将所述第一输出端放电至所述关断电压；和 开关部分，其响应于所述第二时钟信号而接通所述第二保持部分。
17、 如权利要求16所述的显示装置，其中，当所述第二时钟信号输出到所述第一输出端时，所述开关部分关断所述第二保持部分。
18、 如权利要求16所述的显示装置，其中，所述开关部分包括 第四晶体管，包括用于接收所述第二时钟信号的漏电极和栅电极； 第五晶体管，包括连接至所述第四晶体管的源电极的漏电极、连接至所述第一输出端的栅电极、和用于接收所述关断电压的源电极；第六晶体管，包括用于接收所述第二时钟信号的漏电极、和连接至所述 第四晶体管的源电极的栅电极；第七晶体管，包括连接至所述第六晶体管的源电极的漏电极、连接至所 述第一输出端的栅电极、和用于接收所述关断电压的源电极；第一电容器，其将所述第六晶体管的漏电极连接至所述第六晶体管的栅 电才及；和第二电容器，其将所述第六晶体管的栅电极连接至所述第六晶体管的源 电极，其中，所述第二保持部分响应于连接至所述第六晶体管的源电极和所述 第七晶体管的漏电极的节点的电平而接通。
19、 如权利要求18所述的显示装置，还包括放电部分，其响应于所述第m+l级的输出信号而将所述上拉部分的栅电 极;故电至所述关断电压；第三保持部分，其响应于所述第二时钟信号而将所述上拉部分的栅电极 维持在所述关断电压；和第四保持部分，其响应于所述第一时钟信号而将所述上拉部分的栅电极 维持在所述关断电压。
20、 如权利要求19所述的显示装置，其中，当所述第m-l级是第一级时， 所述第m-l级的输出信号是从所述第m-l级的第一输出端输出的垂直开始信 号，以及当所述第m+l级是最后级时，所述第m+l级的输出信号是从所述第m+l 级的第 一输出端输出的垂直开始信号。
21、 如权利要求19所述的显示装置，还包括进位部分，其响应于所述第m-l级的输出信号而将所述第二时钟信号输 出到第二输出端。
22、 如权利要求21所述的显示装置，其中，当所述第m-l级是第一级时， 所述第m-l级的输出信号是从所述第m-l级的第二输出端输出的垂直开始信 号，以及当所述第m+l级是最后级时，所述第m+l级的输出信号是从所述第m+l 级的第一输出端输出的垂直开始信号。
全文摘要
本发明提供一种栅极驱动器，其包括具有连接在一起的多个级的移位寄存器，并且输出包括第一脉冲和第二脉冲的栅极信号至栅极线。一个级包括保持部分、预充电部分、上拉部分和下拉部分。所述保持部分响应于第一时钟信号而将输出端放电至关断电压。所述预充电部分响应于前一级的输出信号而将所述保持部分关断并且将所述第一时钟信号作为第一脉冲输出至所述输出端。所述上拉部分响应于所述前一级的输出信号而输出第二时钟信号至所述输出端作为第二脉冲。所述下拉部分响应于下一级的输出信号而将所述第一输出端放电至关断电压。
文档编号G09G3/36GK101122720SQ200710138230
公开日2008年2月13日 申请日期2007年7月31日 优先权日2006年8月8日
发明者李洪雨, 李钟焕, 许命九, 金圣万, 金汎俊 申请人:三星电子株式会社