专利名称：具有输出致能控制电路的栅极驱动器的制作方法
技术领域：
本发明涉及到一种栅极驱动器，具体涉及到一种具有输出致能控制电路的栅极驱 动器。
背景技术：
请参考图1，图1为现有技术的液晶显示器的栅极驱动器10的示意图。栅极驱动 器10包括一移位缓存器101、一逻辑控制电路102以及一输出驱动电路103。移位缓存器 101根据垂直同步信号STV以及垂直频率信号CPV产生扫描信号Xl Xm，并将垂直同步信 号STV传送到下一个栅极驱动器10。逻辑控制电路102电性连接于移位缓存器101，逻辑 控制电路102根据输出致能信号OE输出扫描信号Xl Xm。输出驱动电路103电性连接 于逻辑控制电路102，输出驱动电路103根据栅极高电压准位VGH以与门极低电压准位VGL 来转换扫描信号Xl Xm的电压准位以产生栅极信号Gl Gm。其中垂直同步信号STV、垂 直频率信号CPV以及输出致能信号OE由一时序控制器12所提供。请参考图2，图2为时序控制器所提供的信号波形图。栅极驱动器10根据时序控 制器12所提供的垂直同步信号STV、垂直频率信号CPV以及输出致能信号OE产生栅极信号 Gl Gm。逻辑控制电路102在输出致能信号OE为低准位时将扫描信号Xl Xm输出，而 输出致能信号OE为高准位时则停止输出扫描信号Xl Xm。通常逻辑控制电路102会在第 一个画面时间内利用输出致能信号OE遮蔽扫描信号Xl Xm的输出，并且配合垂直同步信 号STV以及垂直频率信号CPV对栅极驱动器10做逻辑重置，以避免大电流产生而将栅极驱 动器10烧毁。在重置时间内，致能信号OE必须维持在高准位直到垂直同步信号STV以及 垂直频率信号CPV同时触发第二次。请参考图3，图3为垂直频率信号CPV延迟的示意图。当垂直频率信号CPV信号产 生延迟时，栅极驱动器10在第一个画面时间内的重置动作尚未完成，然而，在第二个画面 时间时，输出致能信号OE就由高准位转换到低准位，使扫描信号Xl Xm输出。如此栅极 驱动器10的重置动作不完整，可能会产生大电流而将栅极驱动器10烧毁。请参考图4，图4为输出致能信号OE延迟的示意图。由于输出致能信号OE为高 准位时才能遮蔽扫描信号Xl Xm的输出，当输出致能信号OE产生延迟时，栅极驱动器10 在第一个画面时间就可能输出扫描信号Xl Xm。然而，在第一个画面时间内的栅极驱动器 10正在进行重置动作，若此时输出扫描信号Xl Xm，在栅极驱动器10的重置动作不完整 的情况下，可能会产生大电流而将栅极驱动器10烧毁。综上所述，栅极驱动器10在产生栅极信号Gl Gm之前会进行重置的动作，也就 是垂直同步信号STV以及垂直频率信号CPV必须同时触发二次，在此时间内输出致能信号 OE为高准位，以遮蔽扫描信号Xl Xm的输出。当垂直频率信号CPV以及输出致能信号OE 产生延迟时，皆会造成栅极驱动器10的重置动作不完整。当栅极驱动器10的重置动作不 完整时，可能会产生大电流而将栅极驱动器10烧毁。
发明内容
本发明的目的在于提供一种具有输出致能控制电路的栅极驱动器，以解决上述问题。为实现上述目的，本发明采用如下技术方案一种栅极驱动器，包括一移位缓存器、一输出致能控制电路以及一逻辑控制电路。 该移位缓存器用来根据一垂直同步信号以及一垂直频率信号产生复数个扫描信号。该输出 致能控制电路用来根据该垂直同步信号、该垂直频率信号以及一输出致能信号产生一第二 输出致能信号，当该垂直同步信号以及该垂直频率信号同时触发二次之后，该第二输出致 能信号由一高准位转换为一低准位。该逻辑控制电路电性连接于该移位缓存器及该输出致 能控制电路，用来于该第二输出致能信号为该低准位时输出该复数个扫描信号。
图1为现有技术的液晶显示器的栅极驱动器的示意图2为时序控制器所提供的信号波形图3为垂直频率信号延迟的示意图4为输出致能信号延迟的示意图5为本发明的液晶显示器的栅极驱动器的示意图6为本发明的输出致能控制电路的第一实施例的示意图
图7为垂直频率信号延迟的示意图8为输出致能信号延迟的示意图9为本发明的输出致能控制电路的第二实施例的示意图
图10为输出致能信号产生噪声的示意图。
具体实施例方式在说明书以及后续的申请专利范围当中使用了某些词汇来指称特定的元件。所属 领域中具有公知常识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明 书以及后续的申请专利范围并不以名称的差异来作为区别元件的方式，而是以元件在功能 上的差异来作为区别的基准。在通篇说明书以及后续的权利要求当中所提以及的“包括”是 为一开放式的用语，故应解释成“包括但不限定于”。此外，“电性连接” 一词在此包括任何 直接以及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代 表该第一装置可直接连接于该第二装置，或透过其它装置或连接手段间接地连接至该第二装置。请参考图5，图5为本发明的液晶显示器的栅极驱动器20的示意图。栅极驱动器 20根据时序控制器22所提供的垂直同步信号STV、垂直频率信号CPV以及输出致能信号OE 产生栅极信号Gl Gm。栅极驱动器20包括一移位缓存器201、一逻辑控制电路202、一输 出驱动电路203以及一输出致能控制电路24。移位缓存器201根据垂直同步信号STV以及 垂直频率信号CPV产生扫描信号Xl Xm，并将垂直同步信号STV传送到下一个栅极驱动器 20。输出致能控制电路24根据垂直同步信号STV、垂直频率信号CPV以及输出致能信号OE 产生一第二输出致能信号0E2，以避免垂直频率信号CPV以及输出致能信号OE延迟时产生大电流而将栅极驱动器20烧毁。逻辑控制电路202电性连接于移位缓存器201以及输出致 能控制电路24，逻辑控制电路202根据第二输出致能信号0E2输出扫描信号Xl Xm。输 出驱动电路203电性连接于逻辑控制电路202，输出驱动电路203根据栅极高电压准位VGH 以与门极低电压准位VGL来转换扫描信号Xl Xm的电压准位以产生栅极信号Gl Gm。请参考图6，图6为本发明的输出致能控制电路24的第一实施例的示意图。输出 致能控制电路24包括一第一与门241、一第一反相器242、一第一正反器243、一第二正反器 244、一第二反相器245、一第一或门246、一第三正反器247、一第四正反器248、一第二或门 249以及一第三或门250。第一与门241具有二输入端，分别用来接收垂直同步信号STV以 及垂直频率信号CPV，第一与门241的输出端电性连接于第一正反器243的频率输入端，并 通过第一反相器242电性连接于第二正反器244的频率输入端。第一或门246具有二输入 端，分别电性连接于第一正反器243的负输出端以及第二正反器244的正输出端，第一或门 246的输出端电性连接于第一正反器243的数据输入端。第一正反器243的正输出端通过 第二反相245电性连接于第三正反器247的频率输入端。第二正反器244、第三正反器247 以及第四正反器248的数据输入端电性连接于一接地端。输出致能信号OE由第四正反器 248的频率输入端输入，同时也输入到第二或门249的一输入端，第二或门249的另一输入 端电性连接于第四正反器248的正输出端。第三或门250具有二输入端，分别电性连接于 第三正反器247的正输出端以及第二或门249的输出端，第三或门250的输出端用来输出 第二输出致能信号0E2。第一与门241、第一正反器243、第二正反器244、第一或门246以及第三正反器 247用来侦测垂直同步信号STV以及垂直频率信号CPV是否已经触发二次。第四正反器248 用来侦测输出致能信号OE是否已输入。当垂直同步信号STV以及垂直频率信号CPV已经 触发二次之后，若输出致能信号OE延迟输入(仍为低准位)，则第二输出致能信号0E2将 维持高准位。节点V8与节点VlO的电压准位控制了第二输出致能信号0E2的输出。当输 出致能信号OE产生由低准位转换到高准位时，则节点V7被锁定在低准位，同样地，当节点 V2由低准位转换到高准位时，则节点V3被锁定在低准位，当节点V9由低准位转换到高准位 时，则节点VlO被被锁定在低准位，所以第二输出致能信号0E2就仅受输出致能信号OE所 控制。当输出致能信号OE为高准位时，第二输出致能信号0E2为高准位。因此，输出致能 控制电路24可保证逻辑控制电路202完成重置。请参考图7，图7为垂直频率信号CPV延迟的示意图。当垂直频率信号CPV信号产 生延迟时，由于输出致能控制电路24的控制，第二输出致能信号0E2在输出致能信号OE输 入之后仍然维持高准位，以遮蔽扫描信号Xl Xm的输出。根据图6所述的输出致能控制 电路24的操作，当垂直同步信号STV以及垂直频率信号CPV已经触发二次完成重置的动作 之后，第二输出致能信号0E2才根据输出致能信号OE的准位作输出。请参考图8，图8为输出致能信号OE延迟的示意图。当输出致能信号OE产生延 迟时，由于输出致能控制电路24的控制，第二输出致能信号0E2在垂直同步信号STV以及 垂直频率信号CPV触发二次之前仍然维持高准位。当垂直同步信号STV以及垂直频率信号 CPV已经触发二次完成重置的动作之后，第二输出致能信号0E2才根据输出致能信号OE的 准位作输出。请参考图9，图9为本发明的输出致能控制电路的第二实施例的示意图。输出致能控制电路30包括一与门301、一计数器302以及一或门303。在第一实施例中，输出致能控 制电路24利用第一反相器242、第一正反器243、第二正反器244、第二反相器245、第一或 门246以及第三正反器247来计算垂直同步信号STV以及垂直频率信号CPV是否已经触发 二次；在第二实施例中，输出致能控制电路30利用计数器302来计算垂直同步信号STV以 及垂直频率信号CPV是否已经触发二次。在初始状态下，计数器302的输出为高准位，所以 第二输出致能信号0E2为高准位。当垂直同步信号STV以及垂直频率信号CPV触发被计数 二次且输出致能信号OE为高准位时，计数器302的输出为低准位，此时第二输出致能信号 0E2将根据输出致能信号OE的准位作输出。请参考图10，图10为输出致能信号OE产生噪声的示意图。当垂直同步信号STV 以及垂直频率信号CPV触发被计数二次且输出致能信号OE为高准位时，计数器302的输出 由高准位转换为低准位。因此，计数器302除了可以确保栅极驱动器20可以正确的进行重 置动作之外，也可以防止输出致能信号OE产生噪声而导致的误动作。如图10所示，输出致 能信号OE在垂直同步信号STV产生第一个脉波时出现噪声，但是受到输出致能控制电路30 的控制，第二输出致能信号0E2为高准位。由于输出致能信号OE延迟，第二输出致能信号 0E2在垂直同步信号STV以及垂直频率信号CPV触发被计数二次之后仍然维持在高准位。 当输出致能信号OE由低准位转换为高准位之后，计数器302的输出便由高准位转换为低准 位。因此，第二输出致能信号0E2将根据输出致能信号OE的准位作输出。综上所述，本发明的栅极驱动器包括一移位缓存器、一输出致能控制电路、一逻辑 控制电路以及一输出驱动电路。该移位缓存器根据一垂直同步信号以及一垂直频率信号产 生复数个扫描信号。该输出致能控制电路根据该垂直同步信号、该垂直频率信号以及一输 出致能信号产生一第二输出致能信号，当该垂直同步信号以及该垂直频率信号同时触发二 次之后，该第二输出致能信号由一高准位转换为一低准位。该逻辑控制电路于该第二输出 致能信号为该低准位时输出该复数个扫描信号。该输出驱动电路根据一栅极高电压准位以 及一栅极低电压准位来转换该复数个扫描信号的电压准位以产生复数个栅极信号。因此， 当该垂直频率信号及该输出致能信号产生延迟时，该输出致能控制电路可保证该逻辑控制 电路完成重置动作，以避免产生大电流而将栅极驱动器烧毁。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与 修饰，皆应属本发明的涵盖范围。
权利要求
一种具有输出致能控制电路的栅极驱动器，其特征在于，包括一移位缓存器，用来根据一垂直同步信号以及一垂直频率信号产生复数个扫描信号；一输出致能控制电路，用来根据该垂直同步信号、该垂直频率信号以及一输出致能信号产生一第二输出致能信号，当该垂直同步信号以及该垂直频率信号同时触发二次之后，该第二输出致能信号由一高准位转换为一低准位；以及一逻辑控制电路，电性连接于该移位缓存器及该输出致能控制电路，用来于该第二输出致能信号为该低准位时输出该复数个扫描信号。
2.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该输 出致能控制电路包括一第一与门，具有一第一输入端用来接收该垂直同步信号、一第二输入端用来接收该 垂直频率信号，以及一输出端；一第一反相器，具有一输入端电性连接于该第一与门的输出端，以及一输出端； 一第一正反器，具有一频率输入端电性连接于该第一与门的输出端，一数据输入端、一 正输出端以及一负输出端；一第二正反器，具有一频率输入端电性连接于该第一反相器的输出端， 一数据输入端电性连接于一接地端、一正输出端以及一负输出端； 一第二反相器，具有一输入端电性连接于该第一正反器的正输出端，以及一输出端； 一第一或门，具有一第一输入端电性连接于该第一正反器的负输出端，一第二输入端 电性连接于该第二正反器的正输出端，以及一输出端电性连接于该第一正反器的数据输入 端；一第三正反器，具有一频率输入端电性连接于该第二反相器的输出端，一数据输入端 电性连接于该接地端、一正输出端以及一负输出端；一第四正反器，具有一频率输入端用来接收该输出致能信号，一数据输入端电性连接 于该接地端、一正输出端以及一负输出端；一第二或门，具有一第一输入端电性连接于该第四正反器的正输出端，一第二输入端 用来接收该输出致能信号，以及一输出端；以及一第三或门，具有一第一输入端电性连接于该第三正反器的正输出端，一第二输入端 电性连接于该第二或门的输出端，以及一输出端用来输出该第二输出致能信号。
3.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该输 出致能控制电路包括一与门，具有一第一输入端用来接收该垂直同步信号、一第二输入端用来接收该垂直 频率信号，以及一输出端；一计数器，电性连接该与门之输出端，用来计算该垂直同步信号以及该垂直频率信号 同时触发的次数以及侦测该输出致能信号；以及一或门，具有一第一输入端电性连接于该计数器，一第二输入端用来接收该输出致能 信号，以及一输出端用来输出该第二输出致能信号。
4.如权利要求3所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中当该 垂直同步信号以及该垂直频率信号同时触发二次且该输出致能信号为该高准位时，该计数 器的输出信号由该高准位转换为该低准位。
5.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该垂 直同步信号、该垂直频率信号以及该输出致能信号由一时序控制器所提供。
6.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，还包括 一输出驱动电路，电性连接于该逻辑控制电路，用来根据一栅极高电压准位以及一栅极低电压准位来转换该复数个扫描信号的电压准位以产生复数个栅极信号。
7.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该逻 辑控制电路于该第二输出致能信号为该高准位时停止输出该复数个扫描信号。
8.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中当该 垂直同步信号以及该垂直频率信号同时触发二次之后，该第二输出致能信号与该输出致能 信号同步由该高准位转换为该低准位。
9.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该当 该垂直同步信号以及该垂直频率信号同时触发为该垂直同步信号以及该垂直频率信号同 时为该高准位。
10.如权利要求1所述的具有输出致能控制电路的栅极驱动器，其特征在于，其中该第 二输出致能信号在该垂直同步信号以及该垂直频率信号同时触发二次之前为该高准位。
全文摘要
本发明提出一种具有输出致能控制电路的栅极驱动器，其包括一移位缓存器、一逻辑控制电路以及一输出致能控制电路。该移位缓存器根据一垂直同步信号以及一垂直频率信号产生复数个扫描信号。该输出致能控制电路根据该垂直同步信号、该垂直频率信号以及一输出致能信号产生一第二输出致能信号，当该垂直同步信号以及该垂直频率信号同时触发二次之后，该第二输出致能信号由一高准位转换为一低准位。该逻辑控制电路于该第二输出致能信号为该低准位时输出该复数个扫描信号。
文档编号G09G3/36GK101923833SQ20091005275
公开日2010年12月22日 申请日期2009年6月9日 优先权日2009年6月9日
发明者王俊杰 申请人:华映视讯(吴江)有限公司;中华映管股份有限公司