数字模拟转换电路以及数字模拟转换方法

专利名称：数字模拟转换电路以及数字模拟转换方法
技术领域：
本发明涉及液晶显示器(LCDs)，特别涉及液晶显示器的驱动电路。
背景技术：
液晶电视(IXD-TVs)已经成为能够显示更多色彩并具有更高解析度的高画质电 视的主流。为了正确地处理电视的多重位信号，液晶电视的信号处理能力变得非常复杂。液 晶电视的驱动系统通常包括数据驱动器(columndrivers)、扫描驱动器(row drivers)、时 序控制器(timing controller)以及参考电压电路(reference source)，参考电压电路包 括电阻式数字模拟转换器(R-stringdigital-to-analog converter,R-string DAC)，用以 提供多重位信号的电压电平。在图1，数据驱动器100接收10位的数字输入码，并将其转换为模拟的电压电 平。虽然数字输入码是10位的，但是液晶显示器通常会再使用一个额外的位来驱动其背电 极，使其具有交错的极性。此外，通常使用一种额外的DAC(例如负电压型数字模拟转换器 (negative DAC ；NDAC))作为负参考电压电路。如图1所示，为了进行数据转换，IXD的每 一个通道(channel)的数据驱动器100包括移位暂存器102、输入暂存器104、数据闩锁器 106、电平移位器108、DAC解码器110以及输出缓冲器112。随着施加至移位暂存器102的时脉信号CLK的控制，输入暂存器104用以取样数 字的显示数据(如RGB输入)。数据闩锁器106接收一列像素的输入数据，并将其输出至电 平移位器108。电平移位器108将输入数据的电压电平从低电压电平拉至高电压电平。DAC 解码器110接收高电压电平的输入数据(通常是多重位的数字输入码)，然后经由输出缓冲 器112将相应于数字输入码的电压电平输出至具有高电容性(high capacitive)的IXD数 据线。为了解码10位的数字输入码，DAC解码器110需要多个开关，所以DAC解码器110 的面积很大。图2为一种公知的架构，其显示一正电压型数字模拟转换器(PDAC)解码器与 一负电压型数字模拟转换器(NDAC)解码器分别耦接至LCD的PDAC和NDAC。因为10位的 数字输入码需要1，024种电压电平= 1，0M)，所以需要2，048条信号线才能将一个 通道的PDAC解码器和NDAC解码器连接至LCD的PDAC和NDAC。因此，金属线和DAC解码器 占据LCD的数据驱动器的大部分面积。一种尝试减少数据驱动器的整体面积的方法公开于由Chih-Wen Lu和Lung-Chien Huang 发表的一篇名为"A 10-bit LCD Cloumn Driver withPiecewise Linear Digital-to-Analog Converters，，的论文(IEEE Journal ofSolid-State Circuit,Vol. 43, No. 2，Feb. 2008，p. 371-78)，上述所列的专利参考文献全体皆参考并入本说明书的揭示内 容。在上述论文中，Lu等人公开7位的电阻式DAC(R-DAC)解码器以及3位的电荷分享式 DAC(C-DAC)解码器。电阻式DAC解码器的电源是由单一电阻串(resistor string)所接 收的。电阻式DAC解码器进行的数据转换将为电荷分享式DAC所使用。然而，电荷分享式 DAC并未直接耦接至共用参考点会增加相邻通道之间不匹配的机会，并进而降低LCD的解析度。因此，亟需一种改良上述问题的IXD的数据驱动器。

发明内容
为克服现有技术的上述缺陷，本发明提供一种数字模拟转换电路，包括第一数字 模拟转换解码器、第二数字模拟转换解码器以及缓冲器。第一数字模拟转换解码器，具有 多个第一输入端，第一输入端的每一个耦接至一第一数字模拟转换器的一相应输出，第一 数字模拟转换解码器用以接收一数字输入码的一第一位数，并且根据第一位数输出具有一 第一电压电平的一第一输出信号，而第一电压电平相应于第一输入端之一所接收的电压电 平；第二数字模拟转换解码器，具有多个第二输入端，第二输入端的每一个耦接至一第二数 字模拟转换器的一相应输出，第二数字模拟转换解码器用以接收数字输入码中的一第二位 数，并且根据第二位数，输出具有一第二电压电平的一第二输出信号，第二电压电平相应于 第二输入端之一所接收的电压电平。缓冲器接收第一和第二数字模拟转换解码器的第一和 第二输出信号，并且根据第一和第二输出信号的第一和第二电压电平，输出具有一电压电 平的一第三输出信号。本发明提供一种数字模拟转换方法，包括在接受一数字控制信号的一第一位数之 后，从一第一数字模拟转换解码器输出一第一信号，其中第一信号具有一第一电压电平，而 第一电压电平等于第一数字模拟转换解码器的多个第一输入端之一所接受的多个第一电 压电平之一；在接受数字控制信号的一第二位数之后，从一第二数字模拟转换解码器输出 一第二信号，第二信号具有一第二电压电平，而第二电压电平等于第二数字模拟转换解码 器的多个第二输入之一所接受的多个第二电压电平之一；以及从耦接至第一和第二数字模 拟转换解码器的一缓冲器交替地输出第一和第二信号之一至一液晶显示器的一像素列。本发明的LCD驱动器架构的优点是在维持LCD的解析度和亮度的情况下，减少将 DAC解码器连接至共用DAC的导线数目。


本发明能够以实施例伴随附图而被理解，附图亦为实施例的一部分。本领域普通 技术人员应能知悉本发明权利要求应被宽广地认定以涵括本发明的实施例及其变型。图1为公知液晶显示器的数据驱动器的架构示意图；图2为连接至PDAC与NDAC的一数字模拟转换器；图3为本发明中LCD的数据驱动器的示意图；图4A为本发明中DAC解码器暨加法电路的一实施例；图4B为本发明中DAC解码器暨加法电路的另一实施例；图5A是本发明中DAC解码器暨加法电路的另一实施例；图5B为两个相位周期的第一相位期间的时间平均DAC解码器暨加法电路；图5C为两个相位周期的第二相位期间的时间平均DAC解码器暨加法电路；图6为本发明中DAC解码器的另一实施例。其中，附图标记说明如下100 数据驱动器；102 移位暂存器；
104 输入暂存器；106 数据闩锁器；108 电平移位器；110 DAC解码器；112 输出缓冲器；300 数据驱动器；302 移位暂存器；304 输入暂存器；306 数据闩锁器；308 电平移位器；400、400A、400B、400C DAC 解码器暨加法电路；402 最高位DAC解码器；404 最低位DAC解码器；408、410、430、432、416、414、420 开关；412、434、422、424、426、428、430 节点；406 缓冲器；412、418 电容器。
具体实施例方式本发明的数据驱动器用以提供一对时间平均的电压(time averagedvoltage)至IXD的像素列，可以将IXD数据驱动器的整体尺寸缩得比公知IXD的 数据驱动器小，同时又可保持多重位解析度。本发明的LCD的数据驱动器从第一和第二 PDAC和NDAC接受参考电压。IXD的每一个通道包括第一和第二 DAC解码器，其输出耦接在 一起，用以提供对时间平均的信号至LCD中的一像素列。本发明的方法是改变对时间一起 作平均的信号以加强显示器输出的亮度。此外，根据集成电路制造时的工艺变动，第一和第 二 DAC解码器的位解析度是随着DAC的位解析度而变动的。图3是本发明实施例中LCD的数据驱动器的方块图。在图3中，LCD的数据驱动 器300包括移位暂存器302、输入暂存器304、数据闩锁器306、电平移位器308、DAC解码器 暨加法电路400。DAC解码器暨加法电路400接收来自第一 DAC和第二 DAC的参考电压，其 中第一 DAC和第二 DAC能够以电阻串的方式实现(有时称为梯形阻排(R-Iadders))。图4A显示本发明中DAC解码器暨加法电路的一实施例。如图所示，DAC解码器暨 加法电路400包括一最高位(MSB)DAC解码器402以及一最低位(LSB)DAC解码器404。最 高位DAC解码器402和最低位DAC解码器404分别通过开关408和410耦接至节点412。 节点412耦接至缓冲器406的输入端，其中缓冲器406为使用运算放大器(OPAmp)所设置 的单位增益缓冲器。在一些实施例中，最高位DAC解码器402用以解码10位的数字输入码的6个最高 位并输出一相应电压。在图4A，最高位DAC解码器402从具有6位解析度的电阻式PDAC接 收64个电压电平，并且从具有6位解析度的电阻式NDAC接收另外64个电压电平，总共形 成1 个电压电平，其中每一个电压电平都是通过独立的导线所接收的。最低位DAC解码 器404从具有4位解析度的电阻式PDAC接收16个电压电平，并且从具有4位解析度的电阻 式NDAC接收另外16个电压电平，总共形成32个电压电平。因此，相较于公知的架构需要 2，048条导线才能将DAC解码器连接至10位的电阻式PDAC和10位的电阻式NDAC，本发明 的架构仅需160条导线便能将DAC解码器暨加法电路400A连接至两个PDAC和两个NDAC。因为最高位DAC解码器402解码的是对应于高电压电平(例如大于5V)的数字输入码的最高位，最低位DAC解码器404接收的是相对低的电压电平(例如低于5V)，所以本 发明的优点在于能够使用低电源元件(low powerdevice)来实现最低位DAC解码器404。 举例而言，若LCD的电源约为20V且最高位DAC解码器402接收的是10位数字输入码的 6个最高位，则最高位DAC解码器402从其所连接的DAC接收范围介于0至20V之间的64 个不同的电压电平。因此，最高位DAC解码器402接收的电压电平彼此相差约0. 3V (例如 20V/64个电压电平)。因此，最小位所对应的电压小于0. 3V，因而能够使用低电源元件来 设置最低位DAC解码器404。低电源元件在尺寸上比高电源元件(high power device)小 1/3至1/5，所以本发明能够借此减少数据驱动器的尺寸。
图6显示6位DAC解码器的一实施例，其能够作为最高位DAC解码器402或最低位 解码器404。在图6，6位DAC解码器600包括多个晶体管602，多个晶体管602被设置为多 个列604-1、604-2、604-3、604-4、604-5、604-6(统称为列604)，晶体管的数目逐列递减。举 例而言，列604-1包括64个晶体管602，列604-2包括32个晶体管，列604-3包括16个晶 体管，列604-4包括8个晶体管，列604-5包括4个晶体管且列604-6包括2个晶体管。本 领域普通技术人员应能知悉每一列的晶体管数目是与6位DAC解码器解码的位数有关的。 列604-1的每一个晶体管均耦接至由6位DAC所提供的相应电压电平的导线。列604的每 一个晶体管602的输出均耦接至同一列的另外一个晶体管的输出。一列(例如列604-1) 的输出作为下一列的晶体管的输入。在一列中，每一个晶体管的导通和截止是由多重位的数字输入码的同一位控制 的。举例而言，在列604-6中，两个晶体管602的导通和截止是由多重位的数字输入码的第 6个最高位(例如位肪)所互补控制的，其中一个晶体管接收位B5的逻辑电平，而另一个晶 体管则接收互补于(opposite to)位B5的逻辑电平(例如/B5)。因此，在列604-6中，若 位B5表示“逻辑1”，则接收“逻辑1”的晶体管会导通，另一个接收“逻辑0”的晶体管则会 截止。在其他列中(例如列604-1、604-2、604-3、604-4和604- ，其晶体管的输出耦接在 一起，并以类似于列604-6的方式而被控制。借此，6位DAC解码器600将数字输入码解码 并输出一相应的电压电平。参考图4A，在彼此接续的图像图框的期间中，开关408和410交替地导通或不导 通。举例而言，在包括两个图像图框的两个相位周期(phase cycle)的第一相位Φ1期间， 开关408导通而开关410不导通。因此，在第一相位Φ 1期间，最高位DAC解码器402的输 出耦接至缓冲器406的输入端，其中缓冲器406将信号输出至IXD的像素列。在第二相位 Φ2期间，开关408不导通而开关410导通，使得最低位DAC解码404的输出得以通过缓冲 器406而被输出至IXD的像素列。控制开关408和410的信号是由图框控制信号产生的， 为了简化图示，图4Α并未显示图框控制信号。举例而言，若每秒显示60个图框(例如图框0-59)，则开关408会关闭30个图框 (例如图框0、2、4、6...58)且开关会也关闭30个图框(例如图框1、3、5. . . 59)。因此，当 开关408导通时，多重位数字输入码的最高位的相应电压电平便会输出至LCD的像素列，而 当开关410导通时，多重位数字输入码的对低位的相应电压电平便会输出至LCD的像素列， 并且通过上述方式将多重位数字输入码的最高和最低位的输出电压对时间作平均。因此， 因为总电压电平被分配予两个接续的图框，所以将LCD的像素列的输出电压对时间作平均 会让IXD的像素列的亮度降低。
举例而言，IXD显示并为人眼察知的图像的亮度BR是将光强度(L)乘上图框显示 的时间间距(T)。LCD发出的光强度是根据施加于像素的电压而决定的，所以光强度是与电 压有关的并以L(V)表示。因此，若将电压对时间作平均，则图框的亮度会降低。以10位的 数字输入码为例，亮度BR可以下列方程式加以近似
权利要求
1.一种数字模拟转换电路，包括一第一数字模拟转换解码器，具有多个第一输入端，上述第一输入端的每一个耦接至 一第一数字模拟转换器的一相应输出，上述第一数字模拟转换解码器用以接收一数字输入 码的一第一位数，并且根据上述第一位数输出具有一第一电压电平的一第一输出信号，而 上述第一电压电平相应于上述第一输入端之一所接收的电压电平；一第二数字模拟转换解码器，具有多个第二输入端，上述第二输入端的每一个耦接至 一第二数字模拟转换器的一相应输出，上述第二数字模拟转换解码器用以接收上述数字输 入码中的一第二位数，并且根据上述第二位数，输出具有一第二电压电平的一第二输出信 号，上述第二电压电平相应于上述第二输入端之一所接收的电压电平；以及一缓冲器，接收上述第一和第二数字模拟转换解码器的上述第一和第二输出信号，并 且根据上述第一和第二数字模拟转换解码器接收的上述第一和第二输出信号的上述第一 和第二电压电平，输出具有一电压电平的一第三输出信号。
2.如权利要求1所述的数字模拟转换电路，其中上述缓冲器是具有第一和第二输入端 的一运算放大器，上述运算放大器的第一输入端用以接收上述第一数字模拟转换解码器的 上述第一输出信号，上述运算放大器的第二输入端用以接收上述第二数字模拟转换解码器 的上述第二输出信号。
3.如权利要求1所述的数字模拟转换电路，还包括一第一开关，设置于上述第一数字模拟转换解码器的输出端与一第一节点之间，上述 第一节点耦接至上述缓冲器的一输入端；以及一第二开关，设置于上述第二数字模拟转换解码器的输出端与上述第一节点之间，其 中上述第一和第二开关交替地开关，用以将上述第一和第二数字模拟转换解码器之一耦接 至上述缓冲器或不耦接至上述缓冲器。
4.如权利要求2所述的数字模拟转换电路，其中上述运算放大器构成一切换式电容加 法电路，用以将上述第一和第二数字模拟转换解码器的上述第一和第二输出信号的电压电 平相加。
5.如权利要求4所述的数字模拟转换电路，其中上述切换式电容加法电路包括一切换式电容，耦接于上述第二数字模拟转换解码器的输出端与上述运算放大器的第 二输入端之间；以及一第二电容和一第一开关，并联地耦接于上述第二运算放大器的第二输入端与输出端 之间。
6.如权利要求5所述的数字模拟转换电路，其中上述切换式电容包括一第二开关，耦接于上述第二数字模拟转换解码器的输出端与上述切换式电容器之间；一第三开关，耦接于接地与介于上述第二开关和上述切换式电容器之间的节点之间；以及一第四开关，耦接于上述切换式电容器和上述运算放大器的第二输入端之间；以及 一第五开关，耦接于介于上述第一数字模拟转换解码器的输出端和上述运算放大器的 第一输入端的节点与介于上述切换式电容和上述第四开关之间的节点之间，其中包括上述第一、第二和第五开关的一第一开关群组用以一起导通或不导通，并且包括上述第三和第四开关的一第二开关群组用以一起导通或不导通，并且在一相位周期的 一第一相位期间中，上述第一开关群组不导通而上述第二开关群组导通，并且在上述相位 周期的一第二相位期间，上述第一开关群组导通而上述第二开关群组不导通。
7.如权利要求2所述的数字模拟转换电路，其中上述运算放大器构成一切换式电容放 大器，包括一切换式电容耦接至上述运算放大器的第二输入端。
8.如权利要求7所述的数字模拟转换电路，其中上述切换式电容放大器包括一第一开关，耦接至上述第二数字模拟转换解码器的输出端与上述切换式电容器；一第二开关，耦接至接地与介于上述第一开关和上述切换式电容之间之节点；一第三开关，耦接至上述切换式电容与上述运算放大器之第二输入端；一第四开关，耦接至接地和介于上述切换式电容与上述第三开关之间的节点；以及一第二电容器和一第五开关，并联地耦接于上述第二运算放大器的第二输入端与输出 端之间，其中在一相位周期的一第一相位期间，包括上述第一和第三开关的一第一开关群组用 以一起导通或不导通，并且在上述相位周期的一第二相位期间，包括上述第一、第四和第五 开关的一第二开关群组用以一起导通或不导通，并且上述相位周期的上述第二相位长于上 述相位周期的上述第一相位。
9.如权利要求1所述的数字模拟转换电路，上述第一位数大于上述第二位数。
10.如权利要求1所述的数字模拟转换电路，其中上述第三输出信号输出至一液晶显 示器的一像素列。
11.一种数字模拟转换方法，包括在接受一数字控制信号的一第一位数之后，从一第一数字模拟转换解码器输出一第一 信号，上述第一信号具有一第一电压电平，上述第一电压电平等于上述第一数字模拟转换 解码器的多个第一输入端之一所接受的多个第一电压电平之一；在接受上述数字控制信号的一第二位数之后，从一第二数字模拟转换解码器输出一第 二信号，上述第二信号具有一第二电压电平，上述第二电压电平等于上述第二数字模拟转 换解码器的多个第二输入之一所接受的多个第二电压电平之一；以及从耦接至上述第一和第二数字模拟转换解码器的一缓冲器交替地输出上述第一和第 二信号之一至一液晶显示器的一像素列。
12.如权利要求11所述的数字模拟转换方法，其中来自于上述第一数字模拟转换解码 器的上述第一信号的输出频率高于来自于上述第二数字模拟转换解码器的上述第二信号 的输出频率。
13.如权利要求11所述的数字模拟转换方法，其中上述第一、第二信号是从一切换式 电容加法电路输出的。
14.如权利要求11所述的数字模拟转换方法，还包括将上述数字信号控制码分成上述第一位数和上述第二位数，其中上述第一位数对应于 上述数字信号控制码的最高位，且上述第二位数对应于上述数字信号控制码的最低位，并 且上述第一位数大于上述第二位数。
15.如权利要求11所述的数字模拟转换方法，还包括在将上述第二信号输出上述液晶 显示器的上述像素列之前，放大上述第二信号的电压电平。
全文摘要
本发明提供一种数字模拟转换电路及数字模拟转换方法，该电路包括第一、第二数字模拟转换解码器以及缓冲器。第一数字模拟转换解码器，用以根据数字输入码的第一位数，输出具有第一电压电平的第一输出信号，而第一电压电平相应于多个第一输入端之一所接收的电压电平；第二数字模拟转换解码器，用以根据数字输入码中的第二位数，输出具有第二电压电平的第二输出信号，第二电压电平相应于多个第二输入端之一所接收的电压电平。缓冲器用以根据第一和第二输出信号的第一和第二电压电平，输出具有一电压电平的第三输出信号。本发明的优点是在维持LCD的解析度和亮度的情况下，减少将DAC解码器连接至共用DAC的导线数目。
文档编号G09G3/36GK102045068SQ20101023743
公开日2011年5月4日 申请日期2010年7月23日 优先权日2009年10月20日
发明者彭永州, 薛福隆, 邓国樑 申请人:台湾积体电路制造股份有限公司