专利名称：解码器及使用该解码器的显示装置的数据驱动器的制作方法
技术领域：
本发明涉及一种输入多个电压信号并根据数字信号进行选择输出的解码器及使用该解码器的显示装置的数据驱动器。
背景技术：
图19是用于说明根据影像数据信号从多个参照电压中选择一个电压(灰度电压) 并提供到显示面板的显示元件的数据驱动器的解码电路的典型构成的一例的图。此外在图 19中，为易于说明，示例了如下构成影像数据信号是3位的数字信号(High表示高位侧电源VDD，Low表示低位侧电源VSQ，通过3位数据及其互补信号D1、D1B、D2、D2B、D3、D3B，以竞赛方式从8个参照电压Vl V8中选择一个并输出。即，具有14个pMOS晶体管(传输晶体管)，其栅极接收Dl、DIB、D2、D2B、D3、D3B并进行导通、截止控制，作为导通时输出选择电压的开关(传输门)发挥作用。8个参照电压Vl V8相对于高位侧电源VDD和低位侧电源VSS (例如GND (接地)电位)，具有VDD彡Vl >Ν2>Ν3>···>Ν8彡VSS的大小关系。在图19的构成中，LSB (Least Significant Bit 最低有效位)的Dl为Low(Dl的互补信号DlB为High)时，栅极接收Dl的ρ沟道晶体管902、904、906、908导通，栅极接收 DlB的ρ沟道晶体管901、903、905、907截止，参照电压V2、V4、V6、V8分别传送到ρ沟道晶体管909、910、911、912的一端(例如源极)。另一方面，当DlB为Low (Dl = High)时，ρ沟道晶体管901、903、905、907导通，ρ沟道晶体管902、904、906、908截止，参照电压VI、V3、 V5、V5分别传送到ρ沟道晶体管909、910、911、912的一端(例如源极)。D2为Low(D2的互补信号D2B为High)时，栅极接收D2的ρ沟道晶体管910、912 导通，栅极接收D2B的ρ沟道晶体管909、911截止，通过了 ρ沟道晶体管903或904的电压 V3或V4中的一个、和通过了 ρ沟道晶体管907或908的电压V7或V8中的一个分别传送到 P沟道晶体管913和914的一端(例如源极)。另一方面，D2B是Low(D2 = High)时，ρ沟道晶体管909、911导通，ρ沟道晶体管910、912截止，通过了 ρ沟道晶体管901或902的电压Vl或V2中的一个、和通过了 ρ沟道晶体管905或906的电压V5或V6中的一个，分别传送到P沟道晶体管913和914的一端(例如源极)。D3为Low(D3B = High)时，栅极接收D3的ρ沟道晶体管914导通，栅极接收D3B 的P沟道晶体管913截止，通过了 P沟道晶体管911或912的电压(V5 V8的任意一个) 传送到端子5。另一方面，D!3B为Low(D3 = High)时，ρ沟道晶体管913导通，ρ沟道晶体管 914截止，通过了 ρ沟道晶体管909或910的电压(VI V4的任意一个)传送到端子5。向pMOS晶体管901 914的背栅提供高位侧电源电压VDD。将MOS晶体管导通时、即在栅极氧化膜正下方的基板表面形成载流子的沟道(形成反转层)时的栅极-源极间电压称为阈值电压，在PMOS晶体管中，因栅极-源极间电压为负值，所以以下对于pMOS 晶体管的阈值电压Vtp (<0)的大小关系等，以绝对值IVtpI来处理。在此简述基板偏压效应。如在标准的测试手册等所公知的，MOS晶体管的阈值电压相对于基板电压VBS，以下式(1)表示。Vth = Vtho+Δ Vth(1)
权利要求
1.一种解码器，从输出分别属于彼此不重叠的第1电压区间、第2电压区间的第1参照电压组及第2参照电压组的参照电压产生电路，输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压，上述解码器的特征在于，包括第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关包括向背栅提供第1电源电压的第1导电型的第1晶体管；第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关包括向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管；以及第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关包括向背栅提供上述第1电源电压的上述第1导电型的第3晶体管，上述第1电源电压是上述第1参照电压组中距上述第2电压区间最远的电压的第1参照电压，或者是与上述第2电压区间的大小关系和上述第1参照电压与上述第2电压区间的大小关系相同、并与上述第1参照电压相比更远离上述第2电压区间的预定的电压，上述第2电源电压是如下范围的预定的电压从上述第2参照电压组中距上述第1电压区间最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围。
2.根据权利要求1所述的解码器，其特征在于，所述解码器被控制为，在上述第1子解码器和上述第3子解码器中的一个子解码器中， 向上述第3子解码器的输出节点和上述第1子解码器的预先确定的内部节点的连接节点， 选择输出从上述第1参照电压组或上述第2参照电压组中的一个参照电压组中选择的参照电压时，不将来自另一个子解码器的参照电压输出到上述连接节点。
3.根据权利要求1所述的解码器，其特征在于，上述第3子解码器在上述第3子解码器和上述第1子解码器连接的第1连接节点、与上述第3子解码器和上述第2子解码器连接的第2连接节点之间包括上述第1导电型的上述第3晶体管；和第2导电型的第4晶体管，与上述第3晶体管以并联方式连接，并与上述第3晶体管共同控制导通、截止。
4.根据权利要求1所述的解码器，其特征在于， 上述第1导电型是P型，上述第1电压范围的下限电压是比上述第2电压范围的上限电压高的电压， 上述第1电源电压被设定为上述第1电压范围的上限电压以上， 上述第2电源电压被设定为上述第2电压范围的上述上限电压以上且小于上述第1电压范围的上述上限电压。
5.根据权利要求1所述的解码器，其特征在于， 上述第1导电型是N型，上述第1电压范围的上限电压是比上述第2电压范围的下限电压低的电压， 上述第1电源电压被设定为上述第1电压范围的下限电压以下， 上述第2电压电压被设定为上述第2电压范围的上述下限电压以下且高于上述第1电压范围的上述下限电压。
6.根据权利要求1所述的解码器，其特征在于，上述第2电源电压由作为上述第1参照电压组或第2参照电压组提供的多个基准电压组中的一个提供。
7.根据权利要求1所述的解码器，其特征在于， 在上述第1子解码器中具有第1开关，包括上述第1导电型的第1晶体管，该第1晶体管通过输入的上述数字信号的一个位信号及其互补信号中的一个信号控制导通、截止，并且向背栅提供上述第1电源电压；和第2开关，包括上述第1导电型的第1晶体管，该第1晶体管通过比上述一个位低1位的位信号及其互补信号中的一个信号控制导通、截止，并向背栅提供上述第1电源电压，在上述第3子解码器中具有第3开关，该第3开关包括上述第1导电型的第3晶体管， 该第3晶体管通过比上述一个位低1位的上述位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器内的上述第2开关的输出端通过连接节点共同连接，上述连接节点连接到上述第1子解码器内的上述第1开关的输入端。
8.根据权利要求1所述的解码器，其特征在于，在上述第1子解码器中具有第1开关、第2开关，上述第1开关、第2开关分别由第1 导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的最高有效位的位信号及其互补信号控制导通、截止，并且输出端与上述解码器的输出端子共同连接，向背栅提供上述第1电源电压，当上述第1开关、第2开关中的一个开关导通时，将由比上述数字信号的最高有效位靠低位侧的位信号选择并传送到导通状态的上述一个开关的输入端的选择参照电压，输出到上述解码器的输出端子，在上述第3子解码器中具有第3开关，该第3开关由第1导电型的第3晶体管构成，该第3晶体管通过上述最高有效位的低1位的位信号及其互补信号中的一个信号控制导通、 截止，并向背栅提供上述第1电源电压，上述第3开关的输出端作为上述第3子解码器的输出端而与第4开关的输出端通过连接节点共同连接，在上述第1子解码器中，上述第4开关由第1导电型的第1晶体管构成， 该第1晶体管通过上述最高有效位的低1位的位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，上述连接节点与上述第1开关、第2开关中的一个开关的输入端连接。
9.根据权利要求1所述的解码器，其特征在于，在上述第1子解码器中具有第1开关和第2开关，上述第1开关和第2开关由第1导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的最高有效位的位信号及其互补信号控制导通、截止，输出端与上述解码器的输出端子共同连接，并向背栅提供上述第1电源电压，当上述第1开关和上述第2开关中的一个开关导通时，将由比上述数字信号的最高有效位靠低位侧的位信号选择并传送到导通状态的上述一个上述开关的输入端的选择参照电压，输出到上述解码器的输出端子，在上述第3子解码器中具有第3开关，该第3开关由第1导电型的第3晶体管构成，该第3晶体管通过上述最高有效位及其互补信号中的一个控制导通、截止，并向背栅提供上述第1电源电压，上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器的上述第1开关和上述第2开关共同连接到上述解码器的输出端子。
10.根据权利要求9所述的解码器，其特征在于， 上述第1导电型是P型，向上述第2子解码器的上述第1导电型的第2晶体管的背栅提供的上述第2电源电压被设定为，比上述第1子解码器的上述第1开关及第2开关中与上述第3开关同时被控制为导通状态的开关所选择输出的参照电压的最大电压高的电压。
11.根据权利要求7所述的解码器，其特征在于，上述第3开关具有与上述第1导电型的第3晶体管并列配置且与上述第1导电型相反导电型的第4晶体管，上述第3晶体管和上述第4晶体管通过对应的位信号及其互补信号同时控制导通、截止。
12.根据权利要求7所述的解码器，其特征在于，上述第1电压范围、第2电压范围、上述第1电源电压及上述第2电源电压处于上述解码器的高电位电源电压和低电位电源电压的范围内。
13.一种数据驱动装置，其特征在于，具有参照电压产生电路，输出分别属于彼此不重叠的第1电压区间、第2电压区间的第1参照电压组及第2参照电压组；解码器，输入上述第1参照电压组及第2参照电压组，输出将数字影像信号作为数字信号输入并选择的电压；以及输出放大电路，输入并放大上述解码器的输出，并输出到与显示面板上的显示元件连接的数据线，上述解码器从上述参照电压产生电路输入上述第1参照电压组及第2参照电压组，选择并输出与输入的数字信号对应的参照电压， 上述解码器包括第1子解码器，接收上述第1参照电压组并向上述解码器的输出端子选择输出参照电压，并具有多个开关，该开关由向背栅提供第1电源电压的第1导电型的第1晶体管构成； 第2子解码器，接收上述第2参照电压组，并具有多个开关，该开关由向背栅提供与上述第1电源电压不同的第2电源电压的上述第1导电型的第2晶体管构成；以及第3子解码器，接收通过上述第2子解码器选择的至少一个参照电压，将参照电压选择输出到上述第1子解码器或上述解码器的上述输出端子，上述第3子解码器具有至少一个开关，该开关由向背栅提供上述第1电源电压的上述第1导电型的第3晶体管构成，上述第1电源电压是上述第1参照电压组中距上述第2电压区间最远的电压的第1参照电压，或者是与上述第2电压区间的大小关系和上述第1参照电压与上述第2电压区间的大小关系相同、并与上述第1参照电压相比更远离上述第2电压区间的预定的电压， 上述第2电源电压是如下范围的预定的电压从上述第2参照电压组中距上述第1电压区间最近的电压的第2参照电压，到位于上述第1电压范围内且未达到上述第1参照电压的范围。
14.根据权利要求13所述的数据驱动装置，其特征在于， 上述显示元件是液晶元件或有机EL元件。
15.根据权利要求13所述的数据驱动装置，其特征在于，上述解码器的上述第3子解码器在与上述第1子解码器的连接节点、和与上述第2子解码器的连接节点之间包括上述第1导电型的上述第3晶体管；和第2导电型的第4晶体管，与上述第3晶体管以并联方式连接。
16.根据权利要求13所述的数据驱动装置，其特征在于， 上述第1导电型是P型，上述第1电压范围的下限电压是比上述第2电压范围的上限电压高的电压， 上述第1电源电压被设定为上述第1电压范围的上限电压以上， 上述第2电源电压被设定为上述第2电压范围的上述上限电压以上且小于上述第1电压范围的上述上限电压。
17.根据权利要求13所述的数据驱动装置，其特征在于， 上述第1导电型是N型，上述第1电压范围的上限电压是比上述第2电压范围的下限电压低的电压， 上述第1电源电压被设定为上述第1电压范围的下限电压以下， 上述第2电压电压被设定为上述第2电压范围的上述下限电压以下且高于上述第1电压范围的上述下限电压。
18.根据权利要求13所述的数据驱动装置，其特征在于， 在上述解码器中，上述第1子解码器具有第1开关，由上述第1导电型的第1晶体管构成，该第1晶体管通过输入的上述数字信号的一个位信号及其互补信号中的一个信号控制导通、截止，并且向背栅提供上述第1电源电压；和第2开关，由上述第1导电型的第1晶体管构成，该第1晶体管通过比上述一个位低1 位的位信号及其互补信号中的一个信号控制导通、截止，并向背栅提供上述第1电源电压， 在上述解码器中，上述第3子解码器具有第3开关，该第3开关由上述第1导电型的第 3晶体管构成，该第3晶体管通过比上述一个位低1位的上述位信号及其互补信号中的另一个信号控制导通、截止，并向背栅提供上述第1电源电压，上述第3开关的输出端作为上述第3子解码器的输出端而与上述第1子解码器内的上述第2开关的输出端通过连接节点共同连接，上述连接节点连接到上述第1子解码器内的上述第1开关的输入端。
19.一种显示装置，其特征在于， 具有权利要求13所述的数据驱动装置。
全文摘要
一种解码器及使用该解码器的显示装置的数据驱动器。具有参照电压产生电路，输出分别属于彼此不重叠的第1、第2电压区间的第1及第2参照电压组；和解码器，输入第1及第2参照电压组，选择和输入数字信号对应的参照电压，解码器包括接收第1参照电压组的第1子解码器；接收第2参照电压组的第2子解码器；和第3子解码器，接收通过第2子解码器选择的参照电压，并输出到第1子解码器或输出端子。第1子解码器包括向背栅提供第1电源电压的第1导电型的晶体管，第2子解码器包括向背栅提供第2电源电压的第1导电型的晶体管，第3子解码器包括向背栅提供第1电源电压的第1导电型的晶体管。
文档编号G09G3/20GK102163400SQ20111004313
公开日2011年8月24日 申请日期2011年2月21日 优先权日2010年2月19日
发明者土井延恭, 土弘 申请人:瑞萨电子株式会社