专利名称：移位寄存器单元及液晶显示器栅极驱动装置的制作方法
技术领域：
本发明涉及液晶显示器驱动技木，尤其涉及ー种移位寄存器单元及液晶显示器栅极驱动装置。
背景技术：
现有技术中移位寄存器单元包括10个薄膜晶体管，如图I所示其中，第一薄膜晶体管Ml的栅极和漏极均与移位寄存器起始信号输入端INPUT-I连接；第二薄膜晶体管M2的漏极与第一薄膜晶体管Ml的源极连接，第二薄膜晶体管M2的栅极与复位信号输入端RESETIN连接，第二薄膜晶体管M2的源极与低电平信号输入端VSSIN连接；第三薄膜晶体管M3的漏极与第一时钟信号输入端CLKIN连接，第三薄膜晶体管M3的栅极与第一薄膜晶 体管Ml的源极连接，第三薄膜晶体管M3的源极与信号输出端OUT连接；第四薄膜晶体管M4的栅极与复位信号输入端RESETIN连接，第四薄膜晶体管M4的漏极与第三薄膜晶体管M3的源极连接，第四薄膜晶体管M4的源极与低电平信号输入端VSSIN连接；第五薄膜晶体管M5的栅极和漏极均与第二时钟信号输入端CLKBIN连接，第五薄膜晶体管M5的源极与第七薄膜晶体管M7的栅极连接，第六薄膜晶体管M6的栅极与第一薄膜晶体管Ml的源极连接，第六薄膜晶体管M6的漏极与第五薄膜晶体管M5的源极连接，第六薄膜晶体管M6的源极与低电平信号输入端VSSIN连接，第七薄膜晶体管M7的漏极与第二时钟信号输入端CLKBIN连接，第七薄膜晶体管M7的源极分别与第九薄膜晶体管M9的栅极和第十薄膜晶体管MlO的栅极连接，第八薄膜晶体管M8的栅极与第一薄膜晶体管Ml的源极连接，第八薄膜晶体管M8的漏极与第七薄膜晶体管M7的源极连接，第八薄膜晶体管M8的源极与低电平信号输入端VSSIN连接，第九薄膜晶体管M9的漏极与第一薄膜晶体管Ml的源极连接，第九薄膜晶体管M9的源极与低电平信号输入端VSSIN连接，第十薄膜晶体管MlO的漏极与第三薄膜晶体管M3的源极连接，第十薄膜晶体管MlO的源极与低电平信号输入端VSSIN连接。第一薄膜晶体管Ml的源极、第二薄膜晶体管M2的漏极、第九薄膜晶体管M5的漏极、第六薄膜晶体管M6的栅极、第八薄膜晶体管M8的栅极和第三薄膜晶体管M3的栅极的汇聚处为结点，第七薄膜晶体管M7的源极、第八薄膜晶体管M8的漏极、第九薄膜晶体管M9的栅极和第十薄膜晶体管MlO的栅极的汇聚处为PD_ck结点，第五薄膜晶体管M5的源极和第七薄膜晶体管M7的栅极的汇聚处为PD_CN_ck结点。如图2所示为图I移位寄存器单元的时序图，图I中，移位寄存器起始信号输入端INPUT-I输入起始信号INPUT，第一时钟信号输入端CLKIN输入第一时钟信号CLK，第二时钟信号输入端CLKBIN输入第二时钟信号CLKB (第一时钟信号为第二时钟信号的反相信号)，低电压信号输入端VSSIN输入低电压信号VSS,复位信号输入端RESETIN输入复位信号RESET，信号输出端OUT输出栅极驱动信号OUTPUT。图2中没有示出低电压信号VSSjg电压信号VSS是ー个一直保持低电平的信号。该移位寄存器去除噪声的晶体管只在CLKB为高电平时打开，无法在CLK为高电平时打开去噪声，使得移位寄存器去噪声能力相对较弱，从而影响移位寄存器的工作稳定性。
发明内容
本发明的目的是针对现有技术中存在的移位寄存器无法在CLK为高电平时去噪声的问题，提供ー种移位寄存器单元及液晶显示器栅极驱动装置。为实现上述目的，本发明提供了ー种移位寄存器单元，包括第一薄膜晶体管，其栅极与移位寄存器起始信号输入端连接，漏极和第一输入端连接，第一输入端为当移位寄存器起始信号输入端为高电平时，端ロ电平也为高电平的端Π ；第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接； 第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的源极连接，源极与信号输出端连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电平信号输入端连接；第一时钟信号输入端和第二时钟信号输入端；与第一时钟信号端和第二时钟信号端一一对应设置的第一噪声消除处理电路和第二噪声消除处理电路，每个所述噪声消除处理电路均包括控制电路,与对应的时钟信号输入端、第一薄膜晶体管的源极以及低电平信号输入端连接，用于在对应的时钟信号输入端输出高电平信号，而第一薄膜晶体管的源极处于低电平时，输出ー控制信号；噪声消除电路，与所述控制电路连接，同时还与所述第一薄膜晶体管的源极或第三薄膜晶体管的源极连接，用于在从所述控制子电路接收到所述控制信号吋，执行噪声消除操作，消除与之连接的第一薄膜晶体管的源极和/或第三薄膜晶体管的源极的噪声。本发明还提供了ー种液晶显示器栅极驱动装置，包括沉积在液晶显示器阵列基板上的多个前述的移位寄存器单元；除第一个移位寄存器单元和最后ー个移位寄存器单元外，其余每个移位寄存器单兀的信号输出端均和与其相邻下ー个移位寄存器单兀的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第二个移位寄存器单元的信号输入端连接，最后ー个移位寄存器单元的信号输出端和与其相邻的上ー个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器单兀的信号输入端输入巾贞起始信号；第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器单元的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；姆个移位寄存器单兀的低电平信号输入端输入低电平信号。本发明实施例提供的移位寄存器单元及液晶显示器栅极驱动装置，由于增加了CLK为高电平时的去噪声电路，从而增强了去噪声能力，进而增加了移位寄存器的工作稳定性。
图I所示为现有技术中的ー种移位寄存器单元结构示意图；图2所不为图I移位寄存器单兀的时序图；图3所示为本发明移位寄存器单元实施例ー结构示意图；图4所示为本发明移位寄存器单元实施例ニ结构示意图；图5-图7所示为本发明图4所示移位寄存器单元变形后的结构示意图；图8所示为图4移位寄存器单元的时序图；图9所示为本发明移位寄存器单元去噪效果示意图；
图10所示为本发明移位寄存器单元实施例三结构示意图；图11所示为本发明移位寄存器单元实施例四结构示意图；图12所示为本发明移位寄存器单元实施例五结构示意图；图13所示为本发明液晶显示器栅极驱动装置结构示意图；图14所示为图13所示液晶显示器栅极驱动装置的输入输出时序图。
具体实施例方式图3为本发明移位寄存器单元实施例ー结构示意图，第一薄膜晶体管Ml的栅极和漏极均与移位寄存器起始信号输入端INPUT-I连接；第二薄膜晶体管M2的漏极与第一薄膜晶体管Ml的源极连接，第二薄膜晶体管M2的栅极与复位信号输入端RESETIN连接，第二薄膜晶体管M2的源极与低电平信号输入端VSSIN连接；第三薄膜晶体管M3的漏极与第一时钟信号输入端CLKIN连接，第三薄膜晶体管M3的栅极与第一薄膜晶体管Ml的源极连接，第三薄膜晶体管M3的源极与信号输出端OUT连接；第四薄膜晶体管M4的栅极与复位信号输入端RESETIN连接，第四薄膜晶体管M4的漏极与第三薄膜晶体管M3的源极连接，第四薄膜晶体管M4的源极与低电平信号输入端VSSIN连接。移位寄存器单元的第一噪声消除处理电路和第二噪声消除处理电路与第一时钟信号输入端CLKIN和第二时钟信号输入端CLKBIN 对应设置，姆个所述噪声消除处理电路均包括控制电路，与对应的时钟信号输入端、第一薄膜晶体管的源极以及低电平信号输入端连接，用于在对应的时钟信号输入端输出高电平信号，而第一薄膜晶体管的源极处于低电平时，输出ー控制信号；噪声消除电路，与所述控制电路连接，同时还与所述第一薄膜晶体管的源极或第三薄膜晶体管的源极连接，用于在从所述控制子电路接收到所述控制信号吋，执行噪声消除操作，消除与之连接的第一薄膜晶体管的源极和/或第三薄膜晶体管的源极的噪声。其中，第一噪声消除处理电路包括，第一控制电路11和第一噪声消除电路12，第ー控制电路11的第一控制输入端与第一时钟信号输入端连接，第一控制电路11的第二控制输入端与第一薄膜晶体管的源极连接，第一控制电路11的输出端与第一噪声消除电路的控制信号输入端连接，第一噪声消除电路12的噪声输出端与所述低电平信号输入端连接，第一噪声消除电路12的第一噪声输入端与所述第三薄膜晶体管的源极和/或所述第一薄膜晶体管的源极连接，第一控制电路11，用于在第一时钟信号处于高电平、第一薄膜晶体管的源极处于低电平时，发出第一控制信号，第一噪声消除电路12，用于根据第一控制信号将低电平信号输入端与第一薄膜晶体管的源极和/或第三薄膜晶体管的源极连接；
第二噪声消除处理电路包括，第二控制电路21和第二噪声消除电路22，第二控制电路21的第三控制输入端与第二时钟信号输入端连接，第二控制电路21的第四控制输入端与第一薄膜晶体管的源极连接，第二控制电路21的输出端与第二噪声消除电路的控制信号输入端连接，第二噪声消除电路22的噪声输出端与所述低电平信号输入端连接，第二噪声消除电路22的第二噪声输入端与所述第三薄膜晶体管的源极和/或所述第一薄膜晶体管的源极连接，第二控制电路21，用于在第二时钟信号处于高电平、第一薄膜晶体管的源极处于低电平时，发出第二控制信号，第二噪声消除电路22，用于根据第二控制信号将低电平信号输入端与，第一薄膜晶体管的源极和/或第三薄膜晶体管的源极连接。图4为本发明移位寄存器单元实施例ニ结构示意图，作为优选的方案，第二控制 电路包括第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶体管M8 ;第二噪声消除电路包括第九薄膜晶体管M9和/或第十薄膜晶体管MlO ;第一控制电路包括第十一薄膜晶体管Mil、第十二薄膜晶体管M12、第十三薄膜晶体管M13和第十四薄膜晶体管M14 ;第一噪声消除电路包括第十五薄膜晶体管M15和/或第十六薄膜晶体管M16。第五薄膜晶体管M5的栅极和漏极均与第二时钟信号输入端CLKBIN连接，第五薄膜晶体管M5的源极与第七薄膜晶体管M7的栅极连接，第六薄膜晶体管M6的栅极与第一薄膜晶体管Ml的源极连接，第六薄膜晶体管M6的漏极与第五薄膜晶体管M5的源极连接，第六薄膜晶体管M6的源极与低电平信号输入端VSSIN连接，第七薄膜晶体管M7的漏极与第ニ时钟信号输入端CLKBIN连接，第七薄膜晶体管M7的源极分别与第九薄膜晶体管M9的栅极和第十薄膜晶体管MlO的栅极连接，第八薄膜晶体管M8的栅极与第一薄膜晶体管Ml的源极连接，第八薄膜晶体管M8的漏极与第七薄膜晶体管M7的源极连接，第八薄膜晶体管M8的源极与低电平信号输入端VSSIN连接，第九薄膜晶体管M9的漏极与第一薄膜晶体管Ml的源极连接，第九薄膜晶体管M9的源极与低电平信号输入端VSSIN连接，第十薄膜晶体管MlO的漏极与第三薄膜晶体管M3的源极连接，第十薄膜晶体管MlO的源极与低电平信号输入端VSSIN连接，第i^一薄膜晶体管Mll的栅极和漏极均与第一时钟信号输入端CLKIN连接，第十一薄膜晶体管Mll的源极与第十三薄膜晶体管M13的栅极连接，第十二薄膜晶体管M12的栅极与第一薄膜晶体管Ml的源极连接，第六薄膜晶体管M6的漏极与第五薄膜晶体管M5的源极连接，第十二薄膜晶体管M12的源极与低电平信号输入端VSSIN连接，第十三薄膜晶体管M13的漏极与第一时钟信号输入端CLKIN连接，第十三薄膜晶体管M13的源极分别与第十五薄膜晶体管M15的栅极和第十六薄膜晶体管M16的栅极连接，第十四薄膜晶体管M14的栅极与第一薄膜晶体管Ml的源极连接，第十四薄膜晶体管M14的漏极与第十三薄膜晶体管M13的源极连接，第十四薄膜晶体管M14的源极与低电平信号输入端VSSIN连接，第十五薄膜晶体管M15的漏极与第一薄膜晶体管Ml的源极连接，第十五薄膜晶体管M15的源极与低电平信号输入端VSSIN连接，第十六薄膜晶体管M16的漏极与第三薄膜晶体管M3的源极连接，第十六薄膜晶体管M16的源极与低电平信号输入端VSSIN连接。第一薄膜晶体管Ml的源极、第二薄膜晶体管M2的漏极、第九薄膜晶体管M5的漏极、第六薄膜晶体管M6的栅极、第八薄膜晶体管M8的栅极和第三薄膜晶体管M3的栅极的汇聚处为结点，第七薄膜晶体管M7的源极、第八薄膜晶体管M8的漏极、第九薄膜晶体管M9的栅极和第十薄膜晶体管MlO的栅极的汇聚处为PD_ckb结点，第五薄膜晶体管M5的源极和第七薄膜晶体管M7的栅极的汇聚处为PD_CN_ckb结点，第十三薄膜晶体管M13的源极、第十四薄膜晶体管M14的漏极、第十五薄膜晶体管M15的栅极和第十六薄膜晶体管M16的栅极的汇聚处为PD_ck结点，第i^一薄膜晶体管Mll的源极和第十三薄膜晶体管M13的栅极的汇聚处为PD_CN_ck结点。图4中采用薄膜晶体管M5-M16搭建移位寄存器单元的控制电路和噪声消除电路，只是本实施例中的一个优选的方案，作为图4方案的变形方案如图5所示，其中控制电路还可以是去除图4中的第七薄膜晶体管M7和第八薄膜晶体管M8，只采用第五薄膜晶体管M5和第六薄膜晶体管M6搭建，此时第九薄膜晶体管M9的栅极和第五薄膜晶体管M5源极连接。作为图4方案的变形方案还可以如图6所示，去除图4中的第七薄膜晶体管M7，只采用第五薄膜晶体管M5、第六薄膜晶体管M6搭建和第八薄膜晶体管M8，此时第九薄膜晶体管M9的栅极、第八薄膜晶体管M8的漏极都和第五薄膜晶体管M5源极连接。如图7所示，与图5的不同之处在于，噪声消除电路还可以由第九薄膜晶体管M9和第九备份薄膜晶体管M9’搭 建而成，第九薄膜晶体管M9的漏极和第九备份薄膜晶体管M9’的漏极连接，第九薄膜晶体管M9的栅极和第九备份薄膜晶体管M9’的栅极连接，第九薄膜晶体管M9的源极和第九备份薄膜晶体管M9’的源极连接。在第十薄膜晶体管M10、第十五薄膜晶体管M15和第十六薄膜晶体管M16添加类似的电路也同样可以实现噪声消除电路，由此可见无论采用如图4至图7的任意一种电路，都可以实现前述的控制电路和噪声消除电路。当然本实施例采用的是η型的晶体管实现前述的控制电路和噪声消除电路，只是作为优选的实施方案，类似的采用P型或混合η型P型的晶体管同样也可以实施，是本领域人员很容易就能完成的，此处不再赘述。本发明提供的移位寄存器单元与图I所示的移位寄存器单元结构上的区别之处在于増加了 CLK为高电平时的去噪电路，该去噪电路包括第十薄膜晶体管Μ10、第十一薄膜晶体管Mil、第十二薄膜晶体管Μ12、第十三薄膜晶体管Μ13、第十四薄膜晶体管Μ14、第十五薄膜晶体管M15和第十六薄膜晶体管M16。如图8所不为图4移位寄存器单兀的时序图，下面结合图4和图8说明本发明移位寄存器单元的工作原理。选择图8所示时序图的一部分并将其划分为五个阶段。第I阶段，INPUT为高电平，RESET为低电平，则PU节点为高电平，晶体管Ml、M3、M6、M8、M12和M14导通；CLK为低电平，M11、M13截止，PD_CN_ck和PD_ck为低电平，则M15、M16截止；CLKB为高电平，晶体管M5导通，通过设置M5/M6沟道宽长比的比例，使得PD_ckb节点接近低电平，进而晶体管M9和MlO截止；RESET为低电平，则晶体管M2、M4截止；由于晶体管M4、M10、M16截止，M3导通输出等于CLK，CLK为低电平所以输出为低电平。第I I阶段，INPUT变为低电平，RESET仍为低电平，则I3U节点仍为高电平，晶体管M3、M6、M8、M12、M14仍导通；CLKB变为低电平，晶体管M5、M7截止，那么节点PD_ckb仍为低电平，则晶体管M9和MlO仍截止；RESET仍为低电平，则晶体管M2、M4仍截止；CLK变为高电平，则Mll导通，通过设置M11/M12沟道宽长比的比例，使得PD_ck节点为低电平，进而晶体管M15和M16截止，由于晶体管M4、M10、M16截止，M3导通输出等于CLK，CLK为高电平所以输出变为高电平。第III阶段，INPUT仍为低电平，晶体管Ml截止；RESET变为高电平，则晶体管M2、M4导通；于是I3U节点被放电至低电平，晶体管M3、M6、M8、M12、M14截止；CLKB为高电平，晶体管M5、M7导通，那么节点PD_ckb变为高电平，则晶体管M9、M10导通；CLK为低电平，Mil、M13截止，PD_ck为低电平，则M15、M16截止；由于M3截止，晶体管M4、M10、M16导通输出等于低电平VSS，所以输出变为低电平。第IV阶段，INPUT仍为低电平，晶体管Ml截止；RESET变为低电平，则晶体管M2、M4截止；PU节点仍为低电平，则晶体管M3、M6、M8、M12、M14仍截止；CLKB为低电平，晶体管M5、M7截止，那么节点PD_ckb电平由最高点逐渐降低，则晶体管M9、MlO由最大导通逐渐截止；CLK变为高电平，则M11、M13导通，PD_ck节点变为高电平，则晶体管M15和M16导通(此时，如果PU结点有噪声，则可通过M15放掉；如果输出有噪声，则可通过M16放掉)，由于晶体管M3、M4截止，所以输出保持低电平。第V阶段，INPUT仍为低电平，晶体管Ml截止；RESET仍为低电平，则晶体管M2、M4 截止；PU节点仍为低电平，晶体管M3、M6、M8、M12、M14仍截止；CLKB为高电平，晶体管M5、M7导通，那么节点PD_ckb电平由最低点逐渐升高，则晶体管M9、M10由关闭逐渐到最大导通(此时，如果PU结点有噪声，则可通过M9放掉；如果输出有噪声，则可通过MlO放掉)；CLK为低电平，M1UM13截止，PD_ck为低电平，则M15、M16截止；由于晶体管M3、M4截止，所以输出保持为低电平。在这五个阶段中，第I阶段移位寄存器起始信号输入端INPUT-I输入起始信号INPUT为高电平，第II阶段信号输出端OUT输出的栅极驱动信号OUTPUT为高电平，完成一次移位，第III阶段复位信号输入端RESETIN端输入的复位信号RESET为高电平，完成复位的操作，所以可以将第I、II、III阶段定义为移位寄存器单元的工作时间，第四、五阶段，移位寄存器起始信号输入端INPUT-I输入信号起始INPUT、复位信号输入端RESETIN端输入的复位信号RESET均为低电平，所以可以将第IV、V阶段定义为移位寄存器单元的非工作时间。在这五个阶段后，则一直重复第IV、V阶段的状态，直到再次出现I、II、III阶段的时序。完成I、II、III阶段，则完成了一次移位。图8中仅画出了移位寄存器单元的部分时序图，液晶显示器每显示ー帧图像，控制某一行液晶像素的移位寄存器单元都会输出ー个高电平信号，移位寄存器起始信号输入端INPUT-I输入信号起始INPUT、复位信号输入端RESETIN输入的复位信号RESET和第一时钟信号输入端CLKIN输入的第一时钟信号CLK都会重复ー次第I、II、III阶段的输入时序，在液晶显示器显示ー帧图像的时间中，除第I、II、III阶段之外的其余时间，移位寄存器起始信号输入端INPUT-I输入起始信号INPUT、复位信号输入端RESETIN输入的复位信号RESET和第一时钟信号输入端CLKIN输入的第一时钟信号CLK都会重复与第四和第五阶段相同的输入时序。从以上对五个阶段的详细描述中可以看出，在第四阶段，CLK变为高电平，则Mll导通，PU节点变为低电平，则M12和M13截止，则M13导通，所以PD_ck节点变为高电平，则晶体管M15和M16导通，此时，如果PU结点有噪声，则可通过M15放掉；如果输出有噪声，则可通过M16放棹。类似的在第五阶段，CLKB为高电平，晶体管M5，PU节点仍为低电平，则M6和M8截止，则M13导通，那么节点PD_ckb电平由最低点逐渐升高，则晶体管M9、MlO由关闭逐渐到最大导通此时，如果PU结点有噪声，则可通过M9放掉；如果输出有噪声，则可通过MlO放掉。与如图I所示的现有技术中的移位寄存器单元相比，本发明提供的移位寄存器单元中，増加了 CLK为高电平时的去噪声电路，这样能够避免在第四阶段被噪声干扰，从而增强了去噪声能力，进而增加了移位寄存器的工作稳定性，图9为本发明实施例中移位寄存器改进前后输出噪声比较，从图9中可以明显看出，与改进前的噪声电平200相比，改进后的噪声电平100，输出噪声明显降低。图10为本发明移位寄存器单元实施例三结构示意图，加入电容Cl，能够进ー步增强移位寄存器单元的去噪能力，从而增强移位寄存器的工作稳定性。一方面由于Cl増加了PU节点的总电容，减小了第三晶体管M3漏极寄生电容Cgd3在PU节点的比重，从而可以减少第一时钟信号输入端CLKIN通过寄生电容Cgd3向I3U节点耦合的噪声，进而间接向信号输出端OUT耦合的噪声也会減少，同时，第三薄膜晶体管M3漏电流也会相应减少，信号输出端OUT的噪声会进ー步減少。如图11所示为本发明移位寄存器单元实施例四结构示意图，该实施例在图4所示的移位寄存器单元的基础上增加了第十七薄膜晶体管M17。第十七薄膜晶体管M17的栅极 与第二时钟信号输入端CLKBIN连接，漏极与移位寄存器起始信号输入端INPUT-I连接，源极与PU结点连接。该实施例中，在第一阶段，当第二时钟信号CLKB为高电平时，第十七薄膜晶体管M17导通，由于移位寄存器起始信号输入端INPUT-I输入起始信号INPUT为高电平，第十七薄膜晶体管M17的源极为高电平，第十七薄膜晶体管M17的加入能够减少I3U结点的处输出的信号的电平的上升时间，使得PU结点处的信号的上升沿变得陡蛸，从而减小信号输出端OUT输出的栅极驱动信号的上升时间。如图12所示为本发明移位寄存器单元实施例五结构示意图,该实施例在图4所示的移位寄存器单元的基础上增加了ー个直流高电压VDD的输入端VDDIN，分别连接Ml、M5、M7、M11、M13的漏极，也可以只连接其中部分，如M1、M5、M11，这样可以沿长M9、M10、M15、M16的使用寿命。无论是图4所示的移位寄存器单元，还是图12所示的移位寄存器单元，对于第一薄膜晶体管Ml漏极连接的输入端，该输入端为当移位寄存器起始信号输入端INPUT-I为高电平时，端ロ电平也为高电平的端ロ(图4是移位寄存器起始信号输入端INPUT-I，图12是直流高电压VDD的输入端VDDIN)，对于第五薄膜晶体管M5漏极连接的输入端，该输入端为当第二时钟信号输入端CLKBIN为高电平时，端ロ电平也为高电平的端ロ(图4是第二时钟信号输入端CLKBIN，图12是直流高电压VDD的输入端VDDIN)，对于第七薄膜晶体管M7漏极连接的输入端，该输入端为当第二时钟信号输入端CLKBIN为高电平时，端ロ电平也为高电平的端ロ(图4是第二时钟信号输入端CLKBIN，图12是直流高电压VDD的输入端VDDIN)，对于第十一薄膜晶体管Mll漏极连接的输入端，该输入端为当第一时钟信号输入端CLKIN为高电平时，端ロ电平也为高电平的端ロ(图4是第二时钟信号输入端CLKIN，图12是直流高电压VDD的输入端VDDIN)，对于第十三薄膜晶体管M13漏极连接的输入端，该输入端为当第一时钟信号输入端CLKIN为高电平时，端ロ电平也为高电平的端ロ(图4是第二时钟信号输入端CLKIN，图12是直流高电压VDD的输入端VDDIN)。如图13所示为本发明液晶显示器栅极驱动装置结构示意图，如图14所示为图13所示液晶显示器栅极驱动装置的输入输出时序图，STV为帧起始信号，STV只输入到第一移位寄存器单元的移位寄存器起始信号输入端INPUT-1，低电平信号VSS (图14中未示出VSS)输入到每个移位寄存器单元的低电平信号输入端VSSIN，第奇数个移位寄存器单元的第一时钟信号输入端CLKIN输入第一时钟信号CLK,第二时钟信号输入端CLKBIN输入第二时钟信号CLK ;第偶数个移位寄存器单元的第一时钟信号输入端CLKIN输入第二时钟信号CLKB，第二时钟信号输入端CLKBIN输入系统第一时钟信号CLK，除第一个移位寄存器单元和最后ー个移位寄存器单兀之外，姆个移位寄存器单兀的信号输出端均和与其相邻的上一移位寄存器单元的复位信号输入端RETSETIN以及与其相邻的下一移位寄存器的移位寄存器起始信号输入端INPUT-I连接，第一个移位寄存器单元的信号输出端OUT只与第二个移位寄存器单元的移位寄存器起始信号输入端INPUT-I连接，最后ー个移位寄存器单元(如图13所示图中的第n+1移位寄存器单元)的输出端OUT分别和与其相邻的第η个移位寄存器单元的复位信号输入端RETSETIN以及自身的复位信号输入端RETSETIN连接，其中η为正整数。薄膜晶体管液晶显示器采用逐行扫描的方式，同一行中与液晶像素连接的薄 膜晶体管的栅极均与同一移位寄存器单元相连，液晶显示器栅极驱动装置中的移位寄存器单元可以控制处于同行中的全部薄膜晶体管的导通和截止。图13中液晶显示器栅极驱动装置的具体原理为假设液晶显示器面板中有η行像素，參见图14所示时序图，在第一阶段帧起始信号输入到第一移位寄存器单元的移位寄存器起始信号输入端INPUT-I ;第ニ阶段，第一移位寄存器单元的信号输出端OUT输出高电平信号0UTPUT1，同时该高电平信号OUTPUT I输入到第二移位寄存器单元的移位寄存器起始信号输入端INPUT-I ;第三阶段，第ニ移位寄存器单元的信号输出端OUT输出高电平信号0UTPUT2，此后每个移位寄存器单元依次输出高电平信号，用于控制与该移位寄存器单元相连的同行薄膜晶体管的导通，原理同第二、三阶段；到第四阶段，第η个移位寄存器单元输出高电平信号OUTPUTn，同时第η个移位寄存器单元输出的高电平信号OUTPUTn作为第n+1移位寄存器单元的移位寄存器起始信号输入端INPUT-I的输入起始信号；第五阶段，第n+1移位寄存器单元输出高电平信号OUTPUTn+Ι，该第n+1移位寄存器单元输出的高电平信号OUTPUTn+Ι不用于驱动负载，即第n+1移位寄存器单元不负责驱动控制一行像素的薄膜晶体管，其输出的高电平信号OUTPUTn+Ι仅用于作为第η移位寄存器单元和其自身的复位信号。图13中的各个移位寄存器单元可以是如图4、图5、图6、图7、图10、图11或图12所示的移位寄存器单元。图13中，最后ー个移位寄存器单元，即第n+1移位寄存器单元不用于驱动负载，可以看作是冗余移位寄存器单元。图13所示的栅极驱动装置中，只包括一个冗余移位寄存器単元，实际上，还可以包括更多个冗余移位寄存器单元，各个冗余移位寄存器单元可以组合起来保证液晶显示器栅极驱动装置更可靠地复位。本发明实施例提供的移位寄存器单元及液晶显示器栅极驱动装置，由于增加了CLK为高电平时的去噪声电路(包括Mil，M12，M13，M14，M15及M16)，在第IV阶段，晶体管M3、M4截止，输出保持低电平，CLK变为高电平，则M11、M13导通，PD_ck节点变为高电平，则晶体管M15和M16导通，此时，如果PU结点有噪声，则可通过M15放掉；如果输出有噪声，则可通过M16放掉，从而增强了去噪声能力，进而增加了移位寄存器的工作稳定性。最后应说明的是以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管參照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。
权利要求
1.ー种移位寄存器单元，其特征在于，包括 第一薄膜晶体管，其栅极与移位寄存器起始信号输入端连接，漏极和第一输入端连接，第一输入端为当移位寄存器起始信号输入端为高电平时，端ロ电平也为高电平的端ロ ；第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接； 第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的源极连接，源极与信号输出端连接； 第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电平信号输入端连接； 第一时钟信号输入端和第二时钟信号输入端； 与第一时钟信号端和第二时钟信号端一一对应设置的第一噪声消除处理电路和第二噪声消除处理电路，每个所述噪声消除处理电路均包括 控制电路，与对应的时钟信号输入端、第一薄膜晶体管的源极以及低电平信号输入端连接，用于在对应的时钟信号输入端输出高电平信号，而第一薄膜晶体管的源极处于低电平时，输出ー控制信号； 噪声消除电路，与所述控制电路连接，同时还与所述第一薄膜晶体管的源极或第三薄膜晶体管的源极连接，用于在从所述控制子电路接收到所述控制信号吋，执行噪声消除操作，消除与之连接的第一薄膜晶体管的源极和/或第三薄膜晶体管的源极的噪声。
2.根据权利要求I所述的移位寄存器单元，其特征在干， 第二噪声消除电路包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管，还包括第九薄膜晶体管和/或第十薄膜晶体管； 第一噪声消除电路包括第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管，还包括第十五薄膜晶体管和/或第十六薄膜晶体管； 第五薄膜晶体管，其栅极与所述第二时钟信号输入端连接，源极与所述第七薄膜晶体管的栅极连接，漏极和第二输入端连接，第二输入端为当第二时钟信号输入端为高电平吋，端ロ电平也为高电平的端ロ； 第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第七薄膜晶体管，其漏极与第三输入端连接，第三输入端为当第二时钟信号输入端为高电平时，端ロ电平也为高电平的端ロ，源极分别与所述第九薄膜晶体管的栅极和所述第十薄膜晶体管的栅极连接； 第八薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第九薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第十薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第十一薄膜晶体管，其栅极与所述第一时钟信号输入端连接，源极与所述第十三薄膜晶体管的栅极连接，漏极和第四输入端连接，第四输入端为当第一时钟信号输入端为高电平时，端ロ电平也为高电平的端ロ； 第十二薄膜晶体管，其漏极与所述第十一薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接。
第十三薄膜晶体管，其漏极与第五输入端连接，第五输入端为当第一时钟信号输入端为高电平时，端ロ电平也为高电平的端ロ，源极分别与所述第十五薄膜晶体管的栅极和所述第十六薄膜晶体管的栅极连接； 第十四薄膜晶体管，其漏极与所述第十三薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第十五薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 第十六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电平信号输入端连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，第一输入端、第二输入端、第三输入端、第四输入端和第五输入端全部为高电平信号输入端。
4.根据权利要求2所述的移位寄存器单元，其特征在干，第一输入端为移位寄存器起始信号输入端，第二输入端为第二时钟信号输入端、第三输入端为第二时钟信号输入端、第四输入端为第一时钟信号输入端，第五输入端为第一时钟信号输入端。
5.根据权利要求2所述的移位寄存器单元，其特征在干，第一输入端为移位寄存器起始信号输入端，第二输入端为第二时钟信号输入端，第四输入端为第一时钟信号输入端，第三输入端和第五输入端为高电平信号输入端。
6.根据权利要求1-5中任ー权利要求所述的移位寄存器单元，其特征在于，还包括电容，所述电容的两端分别与所述第三薄膜晶体管的栅极和所述信号输出端连接。
7.根据权利要求6所述的移位寄存器单元，其特征在于，还包括第十七薄膜晶体管，其漏极与所述移位寄存器起始信号输入端连接，栅极与所述第二时钟信号输入端连接，源极与所述第一薄膜晶体管的源极连接。
8.根据权利要求2-5中任ー权利要求所述的移位寄存器单元，其特征在于，所述第五薄膜晶体管沟道的宽长比和第六薄膜晶体管沟道的宽长比之间的比例满足如下条件，当第ニ时钟信号和第一薄膜晶体管源极的电平值为高电平时，使得第七薄膜晶体管的源极的电平值接近低点平，进而导致第九薄膜晶体管和第十薄膜晶体管为截止状态；所述第十一薄膜晶体管沟道的宽长比和第十二薄膜晶体管沟道的宽长比之间的比例满足如下条件，当第ー时钟信号和第一薄膜晶体管源极的电平值为高电平时，使得第七薄膜晶体管的源极的电平值接近低点平，进而导致第十五薄膜晶体管和第十六薄膜晶体管为截止状态。
9.根据权利要求8所述的移位寄存器单元，其特征在干，所述第五薄膜晶体管沟道的宽长比和第六薄膜晶体管沟道的宽长比之间的比例为I 1/50 ;所述第十一薄膜晶体管沟道的宽长比和第十二薄膜晶体管沟道的宽长比之间的比例为I 1/50。
10.ー种液晶显示器栅极驱动装置，其特征在于，包括沉积在液晶显示器阵列基板上的如权利要求I 9中任ー权利要求所述的多个移位寄存器单元； 除第一个移位寄存器单元和最后ー个移位寄存器单元外，其余每个移位寄存器单元的移位寄存器输出端均和与其相邻下ー个移位寄存器单元的移位寄存器起始信号输入端以及与其相邻的上ー个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的移位寄存器输出端与第二个移位寄存器单元的移位寄存器起始信号输入端连接，最后ー个移位寄存器单元的移位寄存器输出端和与其相邻的上ー个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器单元的移位寄存器起始信号输入端输入帧起始信号； 第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器单元的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入系统第一时钟信号； 姆个移位寄存器单兀的低电平信号输入端输入低电平信号。
全文摘要
本发明公开了一种移位寄存器单元以及液晶显示器栅极驱动装置，解决现有技术中存在的移位寄存器无法在CLK为高电平时去噪声的问题，其中移位寄存器单元在现有技术晶体管结构的基础上，增加了CLK为高电平时的去噪声电路，从而增强了去噪声能力，进而增加了移位寄存器的工作稳定性。
文档编号G09G3/20GK102693692SQ201110074579
公开日2012年9月26日 申请日期2011年3月25日 优先权日2011年3月25日
发明者商广良 申请人:京东方科技集团股份有限公司