专利名称：一种像素电路及其驱动方法、显示器件及显示方法
技术领域：
本发明涉及一种像素电路及其驱动方法、显示器件及显示方法，尤其涉及显示技术领域中显示装置的驱动电路及驱动方法。
背景技术：
在现有的像素电路，如图I所示，像素电路具有与各个像素对应的薄膜晶体管(TFT)。在现有技术中的像素电路包括充电栅线、公共电极线、数据线、薄膜晶体管TFT、以及电容C ;其中电容C具体包括像素电容(Cpixel)和公共电容(Cst);具体的，薄膜晶体管的栅极与充电栅线连接，充电栅线为薄膜晶体管提供控制信号；薄膜晶体管的源极与数据线连接，为薄膜晶体管提供显示信号；薄膜晶体管的漏极与电容C连接，当充电栅线为薄膜晶体管提供一开启信号时，薄膜晶体管的源极与漏极导通，数据线将显示信号通过薄膜晶体管TFT输入至电容C中；电容C的另一端与公共电极线连接，公共电极线为电容C提供一 恒定的电压信号，以确保当前的显示信号保持到下一次扫描之前。目前现有的像素电路驱动方法是逐行扫描法，从第一条栅线开始依次扫描第一条
栅线、第二条栅线、第三条栅线......至最后一条栅线，在现有的像素电路中，将数据线驱
动芯片(IC)中的的显示信号通过数据线写入像素电路中的电容C中，并进行显示。在进行画面显示时，依次扫描第一条栅线、第二条栅线...至最后一条栅线而形成I帧画面。然后下一巾贞扫描也是从第一条栅线开始扫描。这样位于第一条栅线上的像素和最后一条栅线上的像素在显不时存在一定的时间差。因此、在一巾贞扫描时间内，第一条栅线扫描和最后一条栅线扫描之间会有约I帧的时间差，即与第一条栅线至最后一条栅线相对应的像素单元分别进行显示，而不是同时显示一个完整的一帧画面，从而导致显示画面不流畅，使3D及运 动图像的画面显示质量无法保障。
发明内容
本发明是为了解决上述问题而提出的。其目的在于，提供一种像素电路，在扫描驱动时消除第一条栅线至最后一条栅线之间的显示时间差，从而在进行画面显示时解决因时间差引起的显示画面不流畅的缺陷，改善3D及运动图像的画面显示质量。为了达到上述目的，本发明采用如下技术方案 一种像素电路，包括数据线、充电栅线及公共电极线；每个像素单元包括缓存模块、像素电路模块和公共栅线；其中，所述缓存模块与所述充电栅线连接，由所述充电栅线为该缓存模块提供控制信号;所述缓存模块的输入端与所述数据线连接，在所述充电栅线提供一开启控制信号时所述缓存模块接收所述数据线提供的显示信号并保存；所述像素电路模块与所述公共栅线连接，由所述公共栅线为该像素电路模块提供控制信号；
所述缓存模块的输出端与所述像素电路模块的输入端连接，在所述公共栅线提供一开启控制信号时将所述缓存模块中存储的数据写入到所述像素电路模块中。 一种像素电路的驱动方法,包括步骤1，依次对所述缓存模块进行充电，同时将通过数据线输入的显示信号存储在所述缓冲模块中；步骤2，所有所述缓存模块充电完成后，启动公共栅线，将存储于所述缓存模块中的显示信号输入到所述像素电路模块中，并进行显示。本发明还提供一种显示器件，该显示器件包括上述的像素电 路。本发明还提供一种显示器件的显示方法，该方法包括上述的驱动方法。本发明提供的像素电路及其驱动方法，依次扫描第一条栅线至最后一条栅线，将显示信号存储于缓存模块中，完成最后一条栅线扫描之后，启动公共栅线，使存储于缓存模块的显示信号输入到像素电路模块中，此时从第一条栅线至最后一条栅线的所有像素单元全部同时显示，从而消除了第一条栅线至最后一条栅线因依次扫描出现的显示时间差，从而解决了因该显示时间差引起的显示画面不流畅的问题，改善了 3D及运动图像的画面显示质量。
图I表示现有技术的像素电路中的每个像素单元的结构；图2表示本发明的像素电路中的每个像素单元的结构；图3表示本发明的像素电路中的每个像素单元的具体结构；图4表示本发明的像素电路中的公共栅线和充电栅线的关系。
具体实施例方式
以下参照
本发明的实施例。本发明的像素电路，通过在对最后一条栅线完成扫描之后激活公共栅线，减少与第一个像素单元连接的第一条充电栅线和与最后一个像素单元连接的最后一条充电栅线之间的大约一帧的时间差，实现从第一个像素单元至最后一个像素单元同时显示画面。本发明提供以全高清(FHD)产品为例对像素电路及其驱动方法进行说明。每个像素单元具有缓存模块、像素电路模块、公共栅线、充电栅线、数据线及公共电极线，如图2所示，每个像素单元均与公共栅线连接。该像素电路的每个像素单元包括缓存模块和像素电路丰吴块缓存模块与充电栅线连接，由充电栅线为该缓存模块提供控制信号；缓存模块的输入端与数据线连接，在充电栅线提供一开启控制信号时缓存模块接收数据线提供的显示信号并保存；缓存模块与公共电极线连接，由公共电极线提供恒定电压信号。像素电路模块与公共栅线连接，每个像素电路模块均与公共栅线相连，由公共栅线为像素电路模块提供控制信号；像素电路模块的输入端与缓存模块的输出端连接，当公共栅线提供一开启控制信号时，将存储于缓存模块中的显示信号输入到像素电路模块中；所述像素电路模块与公共电极线连接，公共电极线为像素电路模块提供恒定电压信号。本发明提供的上述像素电路从第一条栅线开始依次扫描至最后一条栅线，将显示信号由数据线输入至缓存模块中；当最后一条栅线扫描完成后，启动公共栅线，因公共栅线连接所有像素单元，同时将存储于缓存模块的显示信号输入至像素电路模块中并显示，实现从第一条栅线至最后一条栅线的所有像素单元同时显示，从而可以消除第一条栅线至最后一条栅线之间一帧左右的显示时间差。本发明提供的像素电路及其驱动方法具体的还包括如图3所示，每个像素单元的缓存模块包括第一薄膜晶体管TFTl和第一电容Cl，像素电路模块包括第二薄膜晶体管TFT2和第二电容C2，第二电容C2还包括像素电容Cpixel和公共电容Cst。所述第一薄膜晶体管的栅极与充电栅线连接，由充电栅线提供控制信号；第一薄膜晶体管TFTl的源极与数据线连接，由数据线提供显示信号；第一薄膜晶体管TFTl的漏极与所述第一电容Cl的一端连接，当充电栅线提供一开启控制信号时，第一薄膜晶体管TFTl的源极和漏极导通，由数据线输入的显示信号通过TFTl的漏极存储于第一电容Cl中；所述第一电容Cl的另一端与公共电极线连接，由公共电极线提供恒定电 压信 号；所述第二薄膜晶体管TFT2的栅极与公共栅线连接，由公共栅线给TFT2提供控制信号；所述第二薄膜晶体管TFT2的源极与所述第一薄膜晶体管TFTl的漏极连接，即与第一电容 Cl的输出端相连；所述第二薄膜晶体管TFT2的漏极与所述第二电容C2连接，当公共栅线为TFT2提供一开启信号时，第二薄膜晶体管TFT2的源极和漏极导通，将存储于第一电容Cl中的显示信号通过TFT2的源极和漏极写入第二电容C2中并进行显示，所述第二电容C2的另一端与公共电极连接，公共电极线为第二电容C2提供恒定电压信号。本发明提供的上述像素电路，如图4所示从第一条栅线I开始依次扫描至最后一条栅线(1080)，将显示信号由数据线通过第一薄膜晶体管TFTl输入至第一电容Cl中，并存储在第一电容Cl中；当最后一条栅线1080扫描完成后，启动公共栅线，因公共栅线连接所有像素单元中的第二薄膜晶体管TFT2，同时将存储于第一电容Cl中的显示信号通过第二薄膜晶体管TFT2输入至第二电容C2中，并进行显示，这样从第一条栅线的至最后一条栅线的所有像素单元全部同时显示，从而可以消除第一条栅线至最后一条栅线之间约一帧左右的显示时间差，从而解决了因该显示时间差引起的显示画面不流畅的问题，改善了 3D及运动图像的画面显示质量。下面参照图4，以具有1080条栅线的FHD (全高清)产品为基准说明本发明的像素电路的驱动过程进行说明。在显示画面时，从第一条充电栅线I至第1080条充电栅线依次进行栅线扫描，完成对各个栅线的扫描后激活公共栅线从而在画面上显示一个完整的一帧画面。在施加信号时，从第一条充电栅线至第1080条充电栅线依次进行充电，由数据线将显示信号通过第一薄膜晶体管存储在第一电容Cl中；在最后一条充电栅线(第1080条栅线)对与其对应的像素单元的第一电容Cl中显示信号存储完毕时，即完成了对与最后一条栅线对应的第一电容Cl的充电时，激活公共栅线将各个像素单元的第二薄膜晶体管TFT2导通，并且各个像素单元的第一电容Cl和第二电容C2共享信号，同时各个像素单元的第二电容C2开始充电，从而实现从第一充电栅线至最后一条栅线所有的像素单元同时显示画面，从而消除了第一条充电栅线至最后一条充电栅线因依次扫描产生的时间差，从而真正实现了一帧画面同时显示。。其中，在第一电容Cl中存储有来自数据线驱动IC的信号,用于存储信号；第二电容C2是调节实际光的透射量的像素部分，用于显示画面。在第二薄膜晶体管TFT2被驱动之前，在第二电容C2中存储有前一帧的显示信号。在第二薄膜晶体管TFT2被驱动后，第二电容C2具有当前帧的显示信号。根据数据线驱动IC的输入的显示信号，第二薄膜晶体管TFT2被驱动后， 第二电容C2当前帧的显示电压计算公式如下Ql = Cl*VdQpixel = Cpixel*Vd_l，Qtotal = Cl*Vd+Cpixel*Vd_l， = Vd， (Cl+Cpixel)Vd，= (Cl*Vd+Cpixel*Vd_l，)/(Cl+Cpixel)其中，Ql是第一电容的电量，Vd是数据线驱动IC的电压，Qpixel是像素电容的电量，Vd-I 是前一帧画面的显示电压，Qtotal是第一电容和第二电容的电量之和，Vd’是在第二薄膜晶体管TFT2工作后的Cpixel的最终电压，Cpixel表示像素电容。根据上述显示原理，由上述公式可以得出当前帧显示电压Vd，的推导过程。进一步的，由上述显示原理可以得出，第一电容Cl是用于存储信号，第二电容C2是用于显示画面，且第二电容C2的显示信号是由第一电容Cl输入的，根据电容的特性，第一电容Cl大于第二电容C2，第二电容中的像素电容Cpixel才能正常显示画面，因此得出第一电容Cl大于第二电容C2。 下面，对本发明的像素电路的驱动方法进行说明。该驱动方法包括步骤1，依次对缓存模块进行充电，同时将通过数据线输入的显示信号存储在缓冲模块中；步骤2，所有所述缓存模块充电完成后，启动公共栅线，将存储于缓存模块中的显示信号输入到像素电路模块中，并进行显示。在本发明的像素电路的驱动方法中，具体包括所述步骤1，依次扫描充电栅线，将显示信号由数据线输入到所述缓存模块中的第一薄膜晶体管，并存储在第一电容中。所述步骤2，当最后一条充电栅线扫描结束后，即最后一个像素单元完成充电后，启动公共栅线，由于公共栅线与所有像素单元相连，此时将储存于第一电容中的显示信号输入到所述像素电路模块中的第二电容中，并进行显示。此时从第一条栅线上的第一个像素单元至最后一条栅线上的最后一个像素单元实现全部同时显示；至此一次显示完成，依次循环显示流动画面。其中，所述第一电容用于存储显示信号，所述第二电容用于显示画面。通过上述的驱动方法，可以实现减少因依次扫描引起的从驱动第一条充电栅线到驱动最后一条充电栅线间的时间差，即约一帧的时间差，从而在画面上可实现同时显示一个完整的帧画面，使画面显示流畅，改善了 3D、运动图像的画面显示质量本发明还提供一种显示器件，该显示器件包括上述的像素电路。本发明还提供一种显示器件的显示方法，该方法包括上述的驱动方法。本发明实施例还提供了应用上述像素电路及其驱动方法所制得的显示器件。其中，所述显示器件包括液晶面板、电泳显示面板、手机、监视器、等显示器件。以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
权利要求
1.一种像素电路，包括数据线、充电栅线及公共电极线，其特征在于，每个像素单元包括缓存模块、像素电路模块和公共栅线； 所述缓存模块与所述充电栅线连接，由所述充电栅线为该缓存模块提供控制信号；所述缓存模块的输入端与所述数据线连接，在所述充电栅线提供一开启控制信号时所述缓存模块接收所述数据线提供的显示信号并保存； 所述像素电路模块与所述公共栅线连接，由所述公共栅线为该像素电路模块提供控制信号; 所述缓存模块的输出端与所述像素电路模块的输入端连接，在所述公共栅线提供一开启控制信号时将所述缓存模块中存储的数据写入到所述像素电路模块中。
2.根据权利要求I所述的像素电路，其特征在于 所述缓存模块包括第一薄膜晶体管和第一电容，所述第一薄膜晶体管的栅极与所述充电栅线连接，其源极与所述数据线连接，其漏极与所述第一电容的一端连接，所述第一电容的另一端与所述公共电极线连接； 所述像素电路模块包括第二薄膜晶体管和第二电容，所述第二薄膜晶体管的栅极与所述公共栅线连接，其源极与所述第一薄膜晶体管的漏极连接，其漏极与所述第二电容连接，且所述第二电容的另一端与所述公共电极线连接。
3.根据权利要求2所述的像素电路，其特征在于 所述第二电容包括像素电容和公共电容。
4.根据权利要求2所述的像素电路，其特征在于 所述第一电容的电容值大于所述第二电容的电容值。
5.一种权利要求I至4中任一项所述的像素电路的驱动方法，其特征在于，所述驱动方法包括 步骤1，依次对所述缓存模块进行充电，同时将通过数据线输入的显示信号存储在所述缓冲模块中； 步骤2，所有所述缓存模块充电完成后，启动公共栅线，将存储于所述缓存模块中的显示信号输入到所述像素电路模块中，并进行显示。
6.根据权利要求5所述的像素电路的驱动方法，其特征在于，所述步骤I具体的包括 依次扫描所述充电栅线，将显示信号由数据线输入到所述缓存模块中的第一薄膜晶体管，并存储在第一电容中。
7.根据权利要求5所述的像素电路的驱动方法，其特征在于，所述步骤2具体包括 当最后一条所述充电栅线扫描结束后，启动公共栅线并将缓存于所述第一电容中的显示信号输入到所述像素电路模块中的第二电容中并进行显示。
8.根据权利要求6所述的像素电路的驱动方法，其特征在于 所述第一电容的电容值大于所述第二电容的电容值。
9.一种显示器件，其特征在于，包括上述权利要求I 4任一项所述的像素电路。
10.一种显示器件的显示方法，其特征在于，包括上述权利要求5 8任一项所述的驱动方法。
全文摘要
本发明提供一种像素电路及其驱动方法、显示器件及显示方法，可消除第一条栅线至最后一条栅线之间的显示时间差，从而达到第一条栅线至最后一条栅线同时显示一个完整的一帧画面。该像素电路的每个像素单元包括数据线、充电栅线、公共电极线、缓存模块、像素电路模块和公共栅线。所述缓存模块与充电栅线连接，由充电栅线提供控制信号，所述缓存模块的输入端与数据线连接，所述缓存模块与公共电极线连接，所述缓存模块的输出端与所述像素电路模块的输入端连接，所述像素电路模块与公共栅线连接，所述像素电路模块与公共电极线连接。
文档编号G09G3/20GK102708781SQ20121004857
公开日2012年10月3日 申请日期2012年2月28日 优先权日2012年2月28日
发明者张弥, 林允植 申请人:京东方科技集团股份有限公司