Goa电路结构的制作方法

Goa电路结构的制作方法
【专利摘要】本发明涉及GOA电路结构。该GOA电路结构包括级联的多个孪生GOA单元，每个所述孪生GOA单元包括第2N-1级GOA单元和第2N级GOA单元，具有与第2N-1级栅极信号点（Q（2N-1））和第2N级栅极信号点（Q（2N））连接的第一下拉维持电路（500），第二下拉维持电路（600），第三下拉维持电路（500’）和第四下拉维持电路（600’）；通过输入第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号使该第一下拉维持电路（500）、第二下拉维持电路（600）、第三下拉维持电路（500’）及第四下拉维持电路（600’）交替工作。本发明的GOA电路结构通过共享下拉维持电路可以让每个部分工作1/4时间，休息3/4时间，这样可以减轻下拉维持电路部分关键TFT的应力（Stress）作用。
【专利说明】GOA电路结构
【技术领域】
[0001]本发明涉及液晶显示【技术领域】，尤其涉及一种GOA电路结构。
【背景技术】
[0002]液晶显示器具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶面板及背光模组(backlightmodule)。液晶面板的工作原理是在两片平行的剥离基板当中放置液晶分子，并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
[0003]主动式液晶显示器中，每个像素具有一个薄膜晶体管(TFT)，其栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的IC来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而Gate Driver On Array (阵列基板行驱动),简称GOA,是利用现有薄膜晶体管液晶显示器阵列(Array)制程将Gate行扫描驱动信号电路制作在阵列(Array)基板上，实现对Gate逐行扫描的驱动方式。因此，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的绑定(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
[0004]现有的GOA电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉电路(Pull-up part),上拉控制电路(Pull-upcontrol part),下传电路(Transfer Part),下拉电路(Key Pull-down Part)和下拉维持电路(Pull-down Holding Part),以及负责电位抬升的自举(Boast)电容。上拉电路主要负责将时钟信号(Clock)输出为栅极(Gate)信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的下传信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号(通常称为Q点)维持(Holding)在关闭状态(即负电位),通常有两个下拉维持模块交替作用；自举电容(C boast)则负责Q点的二次抬升，这样有利于上拉电路的G(N)输出。
[0005]现有技术中GOA电路结构基本是将上述几部分放置在同一级GOA单元电路中，尤其是非晶硅GOA电路中比较重要的两个下拉维持电路是交替作用在同一级GOA电路的，如图1所示，其为现有技术常采用的GOA电路结构示意图。用于传递直流低电压VSS、以及CKl?CK4的4个高频时钟信号的金属线放置于各级GOA电路的外围。各级GOA单元分别具有第一下拉维持电路和第二下拉维持电路，第一下拉维持电路和第二下拉维持电路分别连接在Q (N)和G (N)之间，从而用于交替起作用将Q (N)和G (N)维持在关闭状态。第N级GOA单元电路分别接受VSS、CK1?CK4中的I个CK信号，并产生G(N)信号。STV信号为GOA电路的启动信号，所以STV信号负责启动第一级和第二级GOA单元电路，而后面的第N级GOA电路的启动信号由前面N-2级电路的下传电路部分的ST(N-2)的信号负责产生，这样就可以逐级打开GOA驱动电路，实现行扫描驱动。图1所示的各级GOA单元电路间的连接方法可保证GOA信号可以逐级传递，使得各级水平扫描线可以被逐级充电和放电。
[0006]这种结构存在以下不足:
[0007]1、虽然第一和第二下拉维持电路交替作用，也就是工作时间和休息时间各占一半，但是对于TFT而言应力(Stress)之后的恢复时间还是比较短，因此下拉维持电路的失效远比其他电路部分要严重；
[0008]2、相邻两级GOA单元的下拉维持电路和Q点没有相互作用使得电路实际作用效率很低，因为Gate信号打开只是一瞬间，其他很长时间处于关闭状态，相邻级GOA单元的下拉作用时间和Q点波形基本是相似的；
[0009]3、下拉维持电路部分一般采用的是高频控制信号，这样会增加电路的功耗，也有采用两组低频控制信号，但这样同时也加剧了 TFT应力(Stress)作用。

【发明内容】

[0010]因此，本发明的目的在于提供一种GOA电路结构，通过GOA下拉电路共享实现减少每个下拉维持电路的工作时间，有更多的时间进行应力恢复。
[0011]为实现上述目的，本发明提供了一种GOA电路结构，其包括级联的多个孪生GOA单元，设N为自然数，第N级GOA单元控制对显示区域第N级水平扫描线充电，每个所述孪生GOA单元包括第2N-1级GOA单元和第2N级GOA单元，该第2N-1级GOA单元包括分别与其第2N-1级栅极信号点和第2N-1级水平扫描线连接的第一下拉维持电路和第二下拉维持电路，该第2N级GOA单元包括分别与其第2N级栅极信号点和第2N级水平扫描线连接的第三下拉维持电路和第四下拉维持电路；该第2N-1级栅极信号点还分别连接该第三下拉维持电路和第四下拉维持电路，该第2N级栅极信号点还分别连接该第一下拉维持电路和第二下拉维持电路；
[0012]该第一下拉维持电路包括:
[0013]第一薄膜晶体管，其栅极输入第二时钟信号，漏极和源极分别输入第一时钟信号和连接第一电路点，该第一下拉维持电路是否工作根据该第一电路点的电位高低决定；
[0014]该第二下拉维持电路包括:
[0015]第二薄膜晶体管，其栅极输入第四时钟信号，漏极和源极分别输入第三时钟信号和连接第二电路点，该第二下拉维持电路是否工作根据该第二电路点的电位高低决定；
[0016]该第三下拉维持电路包括:
[0017]第三薄膜晶体管，其栅极输入第三时钟信号，漏极和源极分别输入第二时钟信号和连接第三电路点，该第三下拉维持电路是否工作根据该第三电路点的电位高低决定；
[0018]该第四下拉维持电路包括:
[0019]第四薄膜晶体管，其栅极输入第一时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点，该第四下拉维持电路是否工作根据该第四电路点的电位高低决定；[0020]该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号设置为使该第一下拉维持电路、第二下拉维持电路、第三下拉维持电路及第四下拉维持电路交替工作。
[0021]其中，第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号分别输入第2N-1级，第2N级，第2N+1级和第2N+2级GOA单元的上拉电路以分别对显示区域相应的水平扫描线充电，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为该第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号。
[0022]其中，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为四个低频时钟信号。
[0023]其中，该第一下拉维持电路还包括:
[0024]第五薄膜晶体管，其栅极连接该第2N-1级栅极信号点，漏极和源极分别连接该第一电路点和输入直流低电压；
[0025]第六薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别连接该第2N-1级栅极信号点和输入该直流低电压；
[0026]第七薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别连接该第2N-1级水平扫描线和输入该直流低电压；
[0027]第八薄膜晶体管，其栅极连接该第2N级栅极信号点，漏极和源极分别连接该第一电路点和输入该直流低电压。
[0028]其中，该第二下拉维持电路还包括:
[0029]第九薄膜晶体管，其栅极连接该第级栅极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压；
[0030]第十薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别连接该第2N-1级栅极信号点和输入该直流低电压；
[0031]第十一薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别连接该第2N-1级水平扫描线和输入该直流低电压；
[0032]第十二薄膜晶体管，其栅极连接该第2N级栅极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压。
[0033]其中，该第三下拉维持电路还包括:
[0034]第十三薄膜晶体管，其栅极连接该第2N-1级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压；
[0035]第十四薄膜晶体管，其栅极连接该第三电路点，漏极和源极分别连接该第2N级栅极信号点和输入该直流低电压；
[0036]第十五薄膜晶体管，其栅极连接该第三电路点，漏极和源极分别连接该第2N级水平扫描线和输入该直流低电压；
[0037]第十六薄膜晶体管，其栅极连接该第2N级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压。
[0038]其中，该第四下拉维持电路还包括:
[0039]第十七薄膜晶体管，其栅极连接该第2N-1级栅极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压；[0040]第十八薄膜晶体管，其栅极连接该第四电路点，漏极和源极分别连接该第2N级栅极信号点和输入该直流低电压；
[0041]第十九薄膜晶体管，其栅极连接该第四电路点，漏极和源极分别连接该第2N级水平扫描线和输入该直流低电压；
[0042]第二十薄膜晶体管，其栅极连接该第2N级栅极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压。
[0043]其中:
[0044]该第2N-1级GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第2N-1级栅极信号点和该第2N-1级水平扫描线连接，该上拉控制电路和下传电路(300)分别与该第2N-1级栅极信号点连接；
[0045]该第2N级GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第2N级栅极信号点和该第2N级水平扫描线连接，该上拉控制电路和下传电路分别与该第2N级栅极信号点连接。
[0046]其中，所述第2N-1级GOA单元的栅极信号点和第2N级GOA单元的栅极信号点连接在一起。
[0047]其中，该第2N-1级GOA单元还包括上拉电路，下拉电路及自举电容，该上拉电、下拉电路及自举电容分别与该第2N-1级栅极信号点和该第2N-1级水平扫描线连接；
[0048]该第2N级GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第2N级栅极信号点和该第2N级水平扫描线连接，该上拉控制电路和下传电路分别与该第2N级栅极信号点连接。
[0049]本发明的GOA电路结构通过共享下拉维持电路可以让每个部分工作1/4时间，休息3/4时间，这样可以减轻下拉维持电路部分关键TFT的应力(Stress)作用；共享Q点可以减少GOA电路的部分功能相似的模块，两级电路只需要一个上拉控制部分，而且可以实现QS点电位的二次抬升，这样有利于栅极(Gate)信号的输入；引入四组低频信号控制下拉维持电路可以降低电路功耗，而且更负的LCL有利于实现负压应力(Stress)恢复作用。
【专利附图】

【附图说明】
[0050]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其他有益效果显而易见。
[0051]附图中，
[0052]图1为现有技术常采用的GOA电路结构示意图；
[0053]图2为本发明的GOA电路结构的多级架构示意图；
[0054]图3为本发明的GOA电路结构的第一较佳实施例的电路结构示意图；
[0055]图4为图3所示电路结构的输入信号和各个关键节点的波形示意图；
[0056]图5为本发明的GOA电路结构的第二较佳实施例的电路结构示意图；
[0057]图6为图5所示电路结构的控制信号和各个节点信号的示意图；
[0058]图7为图5所示电路结构的另一种信号接法示意图；
[0059]图8为图7中四组下拉维持电路的LC信号的时序以及信号接法示意图。【具体实施方式】
[0060]参见图2，其为本发明的GOA电路结构的多级架构示意图。本发明提出的新的GOA电路架构基于每两级GOA电路实现共享，尤其是下拉维持电路部分和上拉控制电路部分的Q点，每两级的GOA电路会输出两级栅极(Gate)波形，这里称之为孪生GOA单元(Twined-GOA)(图 2 中 TlOO 部分)。每个 Twined-GOA 接受 CK1/CK2/CK3/CK4/VSS/STV 信号进行电路驱动，主要输出两组Gate波形，而Twined-GOA中四组下拉维持电路是交替作用的，这样每个只要工作1/4时间，其他3/4时间用来做Stress恢复，这样可以大大降低应力(Stress)作用从而提高GOA电路的操作寿命。
[0061 ] 如图3所示，其为本发明的GOA电路结构的第一较佳实施例的电路结构示意图。孪生GOA单元主要包括以下几部分:上拉控制电路100和100’，上拉电路200和200’，下传电路300和300 ’为，下拉电路400和400 ’，第一下拉维持电路500，第二下拉维持电路600，第三下拉维持电路500’，第四下拉维持电路600’，自举电容700和700’ (C boast)，其中第一下拉维持电路500，第二下拉维持电路600，第三下拉维持电路500’和第四下拉维持电路600’构成四组下拉维持电路且交替工作，这样有更多的时间进行Stress恢复。
[0062]第一下拉维持电路500中T5IGate端连接CK2，Drain端连接CKl，Source端连接P(2N-1);第二下拉维持电路600中T61Gate端连接CK4，Drain端连接CK3，Source端连接K(2N-1);第三下拉维持电路500’中Τ51' Gate端连接CK3，Drain端连接CK2，Source端连接P(2N);第四下拉维持电路600’中Τ61' Gate端连接CK1，Drain端连接CK4，Source端连接K(2N)。这样利用CK信号之间的时序交叠部分可以产生四个独立的下拉维持电路控制信号 P (2N-1)、K (2N-1)、P (2N)、K (2N)。
[0063]其中T52、T52’、T62、T62’ 的 Gate 端接 Q (2Ν-1)，Τ54、Τ54’、Τ64、Τ64’ 的 Gate 端接Q (2N)，主要是为了栅极(Gate)信号输出时关闭孪生GOA单元(Twined-GOA)的下拉维持电路。
[0064]参见图4，其为图3所示电路结构的输入信号和各个关键节点的波形示意图。可以看出P(2N-1)、K(2N-1)、P(2N)、K(2N)的工作时间为1/4，应力恢复时间为3/4，而且图3所示Twined-GOA电路的Q(2N_1)和Q(2N)、G(2N_1)和G(2N)是独立的，因此实际上只有P(2N-1)和 K(2N-1)在维持(Holding) Q(2N-1)和 G(2N_1)，P(2N)和 K(2N)在维持 Q(2N)和G(2N)，也就是说每级Twined-GOA电路的每个子电路只有一半时间在维持，这样对于Q点来说存在较高的风险，因此需要进行一定的改进。
[0065]如图5所示，其为本发明的GOA电路结构的第二较佳实施例的电路结构示意图。结合图3可看出，图5是在图3所示电路结构上针对Q(2N-1)和Q(2N)进行的改进，也就是将两级GOA的Q点共享(Q Sharing,简称QS点)，这样就可以实现四组下拉维持电路对Q点的一直作用，既降低了下拉维持电路应力作用，又解决了图3所示电路结构Q点的风险。
[0066]基本电路架构包括:一个共享的上拉控制电路100’，一个共享的下传电路300’，两个上拉电路200和200’，两个下拉电路400和400’，两个自举电容(C Boast)以及四个共享的下拉维持电路。相对于图3所示电路结构，这种Q点共享的架构去掉了一些多余的TFT,更加简单实用，而且应力作用弱、Q点风险低。
[0067]T52、T62、T52，、T62，的 Gate 端接 QS 点，Drain 端分别接 P(2N_1)、K(2N_1)、P(2N)、K(2N)，Source端都接直流低电压VSS，主要是在QS高电位时关闭下拉维持电路。Τ4主要是用来放掉QS点的电荷；T31用来拉低G(2N-1)，由于QS打开时T21可以辅助放掉G(2N-1)，因此T31的尺寸(Size)可以小一些；T31’用来拉低G(2N) ;Τ22’用来作为孪生GOA单元电路的下传信号。
[0068]如图6所示，是图5所示电路结构的控制信号和各个节点信号的示意图。其中QS(N)点变化比较复杂，可以实现多次抬升。STV信号为电路启动信号，只在开始扫描的时候打开，后面一直处于低电位；CK信号占空比(Duty Ratio)为50%,然后利用时钟信号的交叠部分产生P(2N-1)、K(2N-1)、P(2N)、K(2N)点的下拉维持电路控制信号；后面级的孪生GOA单元下传信号只连接到偶数级GOA子电路，因此时序上与CK2和CK4刚好相同，这样的做法主要是了避免共享Q点后产生的错充问题。 [0069]QS(N)会产生三次抬升的机会，第一次是传递信号输入上拉控制电路的T11’，第二次是由于CKl或CK3的信号输入G(2N-1)，第三次是由于CK2或CK4的信号输入G (2N)，这样Q点的电位可以抬升更高有利于G(2N-1)和G(2N)信号的输入，这样就会产生如图所示的QS(N)点电位变化。 [0070]如图7所示，是图5所示电路结构的另一种信号接法示意图。其中四组下拉维持电路分别接入四组低频或超低频信号(LC)产生如图所示的P(2N-1)、K(2N-1)、P(2N)、K(2N)信号，而且LCL(低频信号低电位)可以设置的小于直流低电压VSS，这样可以利用3/4的休息时间进行一个负压恢复作用，这样更有利于减轻应力作用。这样也可以降低功耗，但是会增加布局(Layout)布线上的难度。
[0071]本发明利用时钟信号的错位和GOA下拉电路共享和Q点共享实现减少每个下拉维持电路的一半工作时间，有更多的时间进行应力恢复，降低主要下拉TFT的应力作用；采用四组低频信号可以降低功耗，而且控制低频信号负电位也可以更好的恢复下拉维持电路的主要下拉TFT的应力作用。
[0072]如图8所示，是图7中四组下拉维持电路的LC信号的时序以及信号接法示意图。T5IGate 端连接 LC2，Drain 端连接 LCl，Source 端连接 P (2N-1) ;T6IGate 端连接 LC4，Drain端连接 LC3, Sourc Gate端连接LCl，Drain端连接LC4，Source端连接K(2N)。这样利用LC信号之间的时序交叠部分可以产生四个独立的下拉维持电路控制信号P(2N-1)、K(2N-1)、P (2N)、K (2N)。
[0073]本发明所采用的高频信号CK1，CK2，CK3及CK4可以选择为波形相同，依次相差四分之一周期的时钟信号，低频信号也可同样如此选择。
[0074]综上所述，本发明的GOA电路结构具有如下益处:
[0075]1、两级GOA电路的下拉维持电路共享，这样就会产生四组下拉维持电路作用于一级GOA电路的效果，那么每个电路只需要作用1/4时间，其他3/4时间用来进行应力恢复，这样等于了减轻了应力作用，延长了下拉维持电路工作寿命；
[0076]2、相邻级共享Q点，构建Twined-GOA架构，可以简化电路且实现Q点多次抬升；
[0077]3、两级GOA电路的下拉维持电路共享后的输入控制信号可以采用原来的高频时钟信号，利用两两一组的形式连接TFT的Gate端和Drain端；也可以另外加四组低频甚至超低频控制信号，可以降低电路功耗，也可以通过低频信号的低电位来更好的恢复应力作用。[0078]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
【权利要求】
1.一种GOA电路结构，其特征在于，包括级联的多个孪生GOA单元，设N为自然数，第N级GOA单元控制对显示区域第N级水平扫描线充电，每个所述孪生GOA单元包括第2N-1级GOA单元和第2N级GOA单元，该第2N-1级GOA单元包括分别与其第2N-1级栅极信号点(Q(2N-1))和第2N-1级水平扫描线(G (2N-1))连接的第一下拉维持电路(500)和第二下拉维持电路(600)，该第2N级GOA单元包括分别与其第2N级栅极信号点(Q (2N))和第2N级水平扫描线(G (2N))连接的第三下拉维持电路(500’)和第四下拉维持电路(600’)；该第2N-1级栅极信号点(Q (2N-1))还分别连接该第三下拉维持电路(500’)和第四下拉维持电路(600’)，该第2N级栅极信号点(Q (2N))还分别连接该第一下拉维持电路(500)和第二下拉维持电路(600)； 该第一下拉维持电路(500)包括: 第一薄膜晶体管(T51),其栅极输入第二时钟信号,漏极和源极分别输入第一时钟信号和连接第一电路点(P(2N-1))，该第一下拉维持电路(500)是否工作根据该第一电路点(P(2N-1))的电位高低决定； 该第二下拉维持电路(600)包括: 第二薄膜晶体管(T61)，其栅极输入第四时钟信号，漏极和源极分别输入第三时钟信号和连接第二电路点(K(2N-1))， 该第二下拉维持电路(600)是否工作根据该第二电路点(K(2N-1))的电位高低决定； 该第三下拉维持电路(500’ )包括: 第三薄膜晶体管(Τ51' )，其栅极输入第三时钟信号，漏极和源极分别输入第二时钟信号和连接第三电路点(P(2N))，该第三下拉维持电路(500’)是否工作根据该第三电路点(P(2N))的电位高低决定； 该第四下拉维持电路(600’)包括: 第四薄膜晶体管(Τ61')，其栅极输入第一时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点(K(2N))，该第四下拉维持电路(600’)是否工作根据该第四电路点(K(2N))的电位高低决定； 该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号设置为使该第一下拉维持电路(500 )、第二下拉维持电路(600 )、第三下拉维持电路(500 ’)及第四下拉维持电路(600’)交替工作。
2.如权利要求1所述的GOA电路结构,其特征在于,第一上拉时钟信号(CK1)、第二上拉时钟信号(CK2)、第三上拉时钟信号(CK3)及第四上拉时钟信号(CK4)分别输入第2N-1级，第2N级，第2N+1级和第2N+2级GOA单元的上拉电路(200，200’ )以分别对显示区域相应的水平扫描线充电，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为该第一上拉时钟信号(CKl )、第二上拉时钟信号(CK2)、第三上拉时钟信号(CK3)及第四上拉时钟信号(CK4)。
3.如权利要求1所述的GOA电路结构，其特征在于，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为四个低频时钟信号。
4.如权利要求1所述的GOA电路结构，其特征在于，该第一下拉维持电路(500)还包括: 第五薄膜晶体管(T52)，其栅极连接该第2N-1级栅极信号点(Q(2N-1))，漏极和源极分别连接该第一电路点(P(2N-1))和输入直流低电压(VSS)； 第六薄膜晶体管(T42)，其栅极连接该第一电路点(P(2N-1))，漏极和源极分别连接该第2N-1级栅极信号点(Q (2N-1))和输入该直流低电压(VSS)； 第七薄膜晶体管(T32)，其栅极连接该第一电路点(P(2N-1))，漏极和源极分别连接该第2N-1级水平扫描线(G (2N-1))和输入该直流低电压(VSS)； 第八薄膜晶体管(T54)，其栅极连接该第2N级栅极信号点(Q(2N))，漏极和源极分别连接该第一电路点(P (2N-1))和输入该直流低电压(VSS)。
5.如权利要求1所述的GOA电路结构，其特征在于，该第二下拉维持电路(600)还包括: 第九薄膜晶体管(T62)，其栅极连接该第2N-1级栅极信号点(Q(2N-1))，漏极和源极分别连接该第二电路点(K(2N-1))和输入该直流低电压(VSS)； 第十薄膜晶体管(T43)，其栅极连接该第二电路点(K(2N-1))，漏极和源极分别连接该第2N-1级栅极信号点(Q (2N-1))和输入该直流低电压(VSS)； 第十一薄膜晶体管(T33)，其栅极连接该第二电路点(K(2N-1))，漏极和源极分别连接该第2N-1级水平扫描线(G (2N-1))和输入该直流低电压(VSS)； 第十二薄膜晶体管(T64)，其栅极连接该第2N级栅极信号点(Q(2N))，漏极和源极分别连接该第二电路点(K(2N-1))和输入该直流低电压(VSS)。
6.如权利要求1所述的G`OA电路结构，其特征在于，该第三下拉维持电路(500’)还包括: 第十三薄膜晶体管(T52’)，其栅极连接该第2N-1级栅极信号点(Q (2N-1))，漏极和源极分别连接该第三电路点(P (2N))和输入该直流低电压(VSS)； 第十四薄膜晶体管(T42’)，其栅极连接该第三电路点(P(2N))，漏极和源极分别连接该第2N级栅极信号点(Q (2N))和输入该直流低电压(VSS)； 第十五薄膜晶体管(T32’)，其栅极连接该第三电路点(P(2N))，漏极和源极分别连接该第2N级水平扫描线(G (2N))和输入该直流低电压(VSS)； 第十六薄膜晶体管(T54’)，其栅极连接该第2N级栅极信号点(Q (2N))，漏极和源极分别连接该第三电路点(P(2N))和输入该直流低电压(VSS)。
7.如权利要求1所述的GOA电路结构，其特征在于，该第四下拉维持电路(600’)还包括: 第十七薄膜晶体管(T62’)，其栅极连接该第2N-1级栅极信号点(Q (2N-1))，漏极和源极分别连接该第四电路点(K(2N))和输入该直流低电压(VSS)； 第十八薄膜晶体管(T43’)，其栅极连接该第四电路点(K (2N))，漏极和源极分别连接该第2N级栅极信号点(Q (2N))和输入该直流低电压(VSS)； 第十九薄膜晶体管(T33’)，其栅极连接该第四电路点(K(2N))，漏极和源极分别连接该第2N级水平扫描线(G (2N))和输入该直流低电压(VSS)； 第二十薄膜晶体管(T64’)，其栅极连接该第2N级栅极信号点(Q (2N))，漏极和源极分别连接该第四电路点(K (2N))和输入该直流低电压(VSS)。
8.如权利要求1所述的GOA电路结构，其特征在于: 该第2N-1级GOA单元还包括上拉控制电路(100)，上拉电路(200)，下传电路(300)，下拉电路(400 )及自举电容(700 )，该上拉电路(200)、下拉电路(400 )及自举电容(700 )分别与该第2N-1级栅极信号点(Q (2N-1))和该第2N-1级水平扫描线(G (2N-1))连接，该上拉控制电路(100)和下传电路(300)分别与该第2N-1级栅极信号点(Q (2N-1))连接； 该第2N级GOA单元还包括上拉控制电路(100’)，上拉电路(200’)，下传电路(300’)，下拉电路(400’)及自举电容(700’)，该上拉电路(200’)、下拉电路(400’)及自举电容(700’ )分别与该第2N级栅极信号点(Q (2N))和该第2N级水平扫描线(G (2N))连接，该上拉控制电路(100’)和下传电路(300’)分别与该第2N级栅极信号点(Q (2N))连接。
9.如权利要求1所述的GOA电路结构，其特征在于，所述第2N-1级GOA单元的栅极信号点(Q (2N-1))和第2N级GOA单元的栅极信号点(Q (2N))连接在一起。
10.如权利要求1所述的GOA电路结构，其特征在于，该第2N-1级GOA单元还包括上拉电路(200 )，下拉电路(400 )及自举电容(700 )，该上拉电路(200)、下拉电路(400 )及自举电容(700)分别与该第2N-1级栅极信号点(Q (2N-1))和该第2N-1级水平扫描线(G (2N-1))连接； 该第2N级GOA单元还包括上拉控制电路(100’)，上拉电路(200’)，下传电路(300’)，下拉电路(400’)及自举电容(700’)，该上拉电路(200’)、下拉电路(400’)及自举电容(700’ )分别与该第2N级栅极信号点(Q (2N))和该第2N级水平扫描线(G (2N))连接，该上拉控制电路(100’)和 下传电路(300’)分别与该第2N级栅极信号点(Q (2N))连接。
【文档编号】G09G3/36GK103730094SQ201310746276
【公开日】2014年4月16日 申请日期:2013年12月30日 优先权日:2013年12月30日
【发明者】戴超 申请人:深圳市华星光电技术有限公司