一种tft阵列基板、显示面板和显示基板的制作方法
【专利摘要】本发明提供TFT阵列基板、显示面板和显示装置，其中，TFT阵列基板包括多条栅极线；以及连接于所述栅极线的栅极驱动电路，包括：多级移位寄存器，其中，所述多级奇数级移位寄存器级联连接，所述多级偶数级移位寄存器级联连接，奇数级移位寄存器和偶数级移位寄存器分别位于所述栅极线的两端。本发明至少具有以下的优点之一：通过将施加于时钟信号端的脉冲信号复用为施加于复位端的复位信号，省略了复位信号线，如此，可以减少信号线的数量，从而减小了边框宽度，还相应减少了驱动IC的引脚数量，因而，降低了驱动IC的负载和能耗，降低了显示装置的能耗、节省了成本，提高了良率，还实现了显示装置的边框窄化。
【专利说明】一种TFT阵列基板、显示面板和显示基板
【技术领域】
[0001]本发明涉及显示【技术领域】，特别涉及一种TFT阵列基板、显示面板和显示装置。
【背景技术】
[0002]目前，显示装置应用越来越广泛，然而，实际使用中发现，显示装置存在能耗高、成本高，良率低、边框宽度较大的问题。
【发明内容】
[0003]有鉴于此，本发明提供一种TFT阵列基板、显示面板和显示装置。
[0004]本发明提供一种TFT阵列基板，包括:多条栅极线；以及连接于所述栅极线的栅极驱动电路，包括:多级移位寄存器，其中，所述多级奇数级移位寄存器级联连接，所述多级偶数级移位寄存器级联连接，奇数级移位寄存器和偶数级移位寄存器分别位于所述栅极线的两端。
[0005]相应的，本发明还提供一种显示面板，包括如上所述的TFT阵列基板。
[0006]相应的，本发明还提供一种显示装置，包括如上所述的TFT阵列基板。
[0007]与现有技术相比，本发明至少具有以下的优点之一:
[0008]本发明提供的TFT阵列基板、显示面板和显示装置，通过将施加于时钟信号端的脉冲信号复用为施加于复位端的复位信号，省略了单独提供复位信号的复位信号线，如此，可以减少信号线的数量，从而减小了边框宽度(信号线通常位于边框区域)，还相应减少了驱动IC的引脚(驱动IC通过引脚输出信号给各条信号线)数量，因而，降低了驱动IC的负载和能耗，降低了显示装置的能耗、节省了成本，提高了良率，还实现了显示装置的边框窄化。
【专利附图】
【附图说明】
[0009]图1是现有技术中，驱动IC的引脚与信号的连接示意图；
[0010]图2是本发明提供的TFT阵列基板示意图；
[0011]图3是本发明提供的栅极驱动电路的级联示意图；
[0012]图4是本发明提供的移位寄存器的结构示意图；
[0013]图5是本发明提供的栅极驱动电路的信号时序图；
[0014]图6是本发明提供的驱动IC的引脚与各信号线的连接示意图；
[0015]图7是本发明提供的显示面板结构示意图；
[0016]图8是本发明提供的显示装置结构示意图。
【具体实施方式】
[0017]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。[0018]研究人员发现，显示装置存在能耗高、成本高，良率低、边框宽度较大的问题是由以下原因造成的:如图1所示，显示装置中，TFT阵列基板的驱动电路的信号线数量较多(通常包括6条信号线SL，分别为3条触发信号线和3条复位信号线，3条触发信号线依次对相邻的3级奇数级移位寄存器进行触发，3条复位信号线依次对相邻的3级奇数级移位寄存器进行复位清零；或者，3条触发信号线依次对相邻的3级偶数级移位寄存器进行触发，3条复位信号线依次对相邻的3级偶数级移位寄存器进行复位清零)，以致各条信号线对应的驱动IC的引脚(Ρ1...Ρ6)也过多(引脚数量与信号线数量相同，为6个引脚)，这导致了现有的驱动IC负载过大，能耗过大，及使得驱动IC内部线路也较复杂，如此，造成了驱动IC成本高以及良率低，从而使得显示装置也存在能耗高、成本高，良率较低的问题；并且，TFT阵列基板的驱动电路的信号线数量较多，也导致信号线占据了较大的边框宽度，使得显示装置的边框宽度较大。
[0019]研究人员进一步发现，触发信号和复位信号皆为脉冲信号，且两者信号在相位周期上呈现一定规律，若通过将施加于时钟信号端的脉冲信号(触发信号)复用为施加于复位端的复位信号，则可省略了单独提供复位信号的复位信号线，如此，可以减少信号线的数量，也可带来相应的有益效果。
[0020]具体的，参见图2，本实施例提供一种TFT阵列基板1，包括:多条栅极线2，通常栅极线2位显示区AA内；以及连接于所述栅极线2的栅极驱动电路3，包括:多级移位寄存器SR，其中，所述多级奇数级移位寄存器(oddSR)级联连接，所述多级偶数级移位寄存器(evenSR)级联连接,奇数级移位寄存器(oddSR)和偶数级移位寄存器(evenSR)分别位于所述栅极线2的两端，需要说明的是，图2中所示的，偶数级移位寄存器(evenSR)可以位于栅极线2的右侧，奇数级移位寄存器(oddSR)位于位于栅极线2的左侧仅为举例而非限制，在其他实施例中，偶数级移位寄存器(evenSR)位于栅极线2的左侧，奇数级移位寄存器(oddSR)位于栅极线2 的右侧。
[0021]如图3所示，栅极驱动电路3还包括第一脉冲信号线51、第二脉冲信号线52、第三脉冲信号线53和第四脉冲信号线54，每级移位寄存器(SR1...SRi)均包括输入端IN、输出端(OUTb-OUTi)、第一时钟信号端CKl、第二时钟信号端CK2和复位端RST，各级移位寄存器(SRL..SRi)的输出端(0υΤΡ..0υΤ?)连接于相应的栅极线2，比如第一级移位寄存器SRl的输出端OUTl连接于第一行栅极线Gl，第二级移位寄存器SR2的输出端0UT2连接于第二行栅极线G2，第三级移位寄存器SR3的输出端0UT3连接于第三行栅极线G3，第四级移位寄存器SR4的输出端0UT4连接于第四行栅极线G4，依次类推，本实施例在此不再赘述。
[0022]进一步的，第I移位寄存器SRl的第一时钟信号端CKl连接于第一脉冲信号线51,以接收第一脉冲信号SI ;第I级移位寄存器SRl的第二时钟信号端CK2连接于第二脉冲信号线52，以接收第二脉冲信号S2 ;第I移位寄存器SRl的复位端RST连接于第三脉冲信号线53，以接收第三脉冲信号S3 ；
[0023]第2移位寄存器SR2的第一时钟信号端CKl连接于第三脉冲信号线54，以接收第三脉冲信号S4 ;第2移位寄存器SR2的第二时钟信号端CK2连接于第四脉冲信号线54以接收第四脉冲信号S4，第，2级移位寄存器SR2的复位端RST连接于第二脉冲信号线52，以接收第二脉冲信号S2 ；
[0024]第3移位寄存器SR3的第一时钟信号端CKl连接于第二脉冲信号线52，以接收第二脉冲信号S2 ;第3移位寄存器SR3的第二时钟信号端CK2连接于第一脉冲信号线51,以接收第一脉冲信号SI ;第3级移位寄存器SR3的复位端RST连接于第四脉冲信号线54，以接收第四脉冲信号S4;
[0025]第4移位寄存器SR4的第一时钟信号端CKl连接于第四脉冲信号线53，以接收第四脉冲信号S3 ;第4移位寄存器SR4第二时钟信号端CK2连接于第三脉冲信号线54，以接收第三脉冲信号S4 ;第4级移位寄存器SR4的复位端RST连接于第一脉冲信号线51，以接收第一脉冲信号SI。
[0026]进一步的，栅极驱动电路3还包括起始信号线(未示出)；
[0027]第I级移位寄存器SRl的输入端IN连接于起始信号线，以接收起始信号STP，第3移位寄存器SR3的输入端IN连接于第I移位寄存器SRl输出端OUTl，接收来自第I级移位寄存器SRl的输出端OUTl输出的信号；
[0028]第2级移位寄存器SR2的输入端IN连接于起始信号线，以接收起始信号，第4移位寄存器SR4的输入端IN连接于第2级移位寄存器SR2的输出端0UT2，接收来自第2级移位寄存器SR2的输出端0UT2输出的信号；
[0029]以上所述的第I级至第4级移位寄存器，仅为举例，而非限定，实际工作中，只需满足以下即可:
[0030]对于第i级移位寄存器SRi:
[0031]第i级移位寄存器SRi的第一时钟信号端CKl连接于第一脉冲信号线51,以接收第一脉冲信号SI ;第1级移位寄存器SRi的第二时钟信号端CK2连接于第二脉冲信号线52，以接收第二脉冲信号S2 ;第i级移位寄存器SRi的复位端RST连接于第三脉冲信号线53，以接收第三脉冲信号S3 ；
[0032]对于第i+Ι级移位寄存器SRi+Ι:
[0033]第i+Ι级移位寄存器SRi+Ι的第一时钟信号端CKl连接于第三脉冲信号线53,以接收第三脉冲信号S4 ;第i+Ι级移位寄存器SRi+Ι的第二时钟信号端CK2连接于第四脉冲信号线54，以接收第四脉冲信号S4 ;第i+Ι级移位寄存器SRi+Ι的复位端RST连接于第二脉冲信号线52，以接收第二脉冲信号S2 ；
[0034]对于第i+2级移位寄存器SRi+2:
[0035]第i+2级移位寄存器SRi+2的第一时钟信号端CKl连接于第二脉冲信号线52，以接收第二脉冲信号S2 ;第i+2级移位寄存器SRi+2的第二时钟信号端CK2连接于第一脉冲信号线51，以接收第一脉冲信号SI ;第i+2级移位寄存器SRi+2的复位端RST连接于第四脉冲信号线54，以接收第四脉冲信号S4 ；
[0036]对于第i+3级移位寄存器SRi+3:
[0037]第i+3级移位寄存器SRi+3的第一时钟信号端CKl连接于第四脉冲信号线54，以接收第四脉冲信号S4 ;第i+3级移位寄存器SRi+3的第二时钟信号端CK2连接于第三脉冲信号线53，以接收第三脉冲信号S3 ;第i+3级移位寄存器SRi+3的复位端RST连接于第一脉冲信号线51，以接收第一脉冲信号SI，其中，i为正整数；
[0038]第I级移位寄存器SRl的输入端IN连接于起始信号线，以接收起始信号，第k级移位寄存器SRk的输入端IN连接于第k-2级移位寄存器SRk-2的输出端0UTk-2，接收来自第k-2级移位寄存器SRk-2的输出端0UTk-2输出的信号；[0039]第2级移位寄存器SR2的输入端IN连接于起始信号线，以接收起始信号，第j级移位寄存器SRj的输入端IN连接于第j-2级移位寄存器SRj-2的输出端0UTj-2，接收来自第j_2级移位寄存器SRj-2的输出端OUT j-2输出的信号；其中，k>l，j>2，且k为奇数，j为偶数。
[0040]进一步的,如图4所不,移位寄存器SR包括:第一电容Cl、第二电容C2、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6 ；[0041 ] 第一晶体管Ml的源极连接于第一电平信号线VGH，漏极通过第二电容C2连接于输出端OUT ；
[0042]第二晶体管M2的源极连接于第一晶体管Ml的栅极，漏极连接于第二电平信号线VGL，栅极连接于复位端RST ；
[0043]第三晶体管M3的源极连接于第一电平信号线VGH，漏极连接于第二晶体管M2的源极，栅极通过第二电容C2连接于输出端OUT ；
[0044]第四晶体管M4的源极通过第二电容C2连接于输出端0UT，且源极还连接于第三晶体管M3的栅极，漏极连接于输入端IN，栅极连接于第一时钟信号端CKl ；
[0045]第五晶体管M5的源极连接于第一电平信号线VGH，漏极连接于输出端0UT，栅极通过第一电容Cl连接于第一电平信号线VGH，且栅极还连接于第二晶体管M2的源极；
[0046]第六晶体管M6的源极连接于输出端0UT，漏极连接于第二时钟信号端CK2，栅极连接于第四晶体管M4的源极。
[0047]具体的，如图3、图4所示，第I级移位寄存器SRl中:
[0048]第一晶体管Ml的源极连接于第一电平信号线VGH，漏极通过第二电容C2连接于输出端0UT1，以输出信号给第I行栅极线2 ；
[0049]第二晶体管M2的源极连接于第一晶体管Ml的栅极，漏极连接于第二电平信号线VGL，栅极连接于复位端RST，换句话说，栅极连接于所述第三脉冲信号线53，以接收第三脉冲信号S3来作为复位信号；
[0050]第三晶体管M3的源极连接于第一电平信号线VGH，漏极连接于第二晶体管M2的源极，栅极通过第二电容C2连接于输出端OUTl ；
[0051]第四晶体管M4的源极通过第二电容C2连接于输出端OUTl，且源极还连接于第三晶体管M3的栅极，漏极连接于输入端IN，栅极连接于第一时钟信号端CK1，换句话说，栅极连接于第一脉冲信号线51，以接收第一脉冲信号SI ；
[0052]第五晶体管M5的源极连接于第一电平信号线VGH，漏极连接于输出端0UT1，栅极通过第一电容Cl连接于第一电平信号线VGH，且栅极还连接于第二晶体管M2的源极；
[0053]第六晶体管M6的源极连接于输出端0UT1，漏极连接于第二时钟信号端CK2，换句话说，漏极连接于第二脉冲信号线52，以接收第二脉冲信号S2，栅极连接于第四晶体管M4的源极。
[0054]同理，对于第2级移位寄存器SR2来说:
[0055]第一晶体管Ml的源极连接于第一电平信号线VGH，漏极通过第二电容C2连接于输出端0UT2 ；
[0056]第二晶体管M2的源极连接于第一晶体管Ml的栅极，漏极连接于第二电平信号线VGL，栅极连接于复位端RST，换句话说，栅极连接于第二脉冲信号线52，以接收第二脉冲信号S2来作为复位信号；
[0057]第三晶体管M3的源极连接于第一电平信号线VGH，漏极连接于第二晶体管M2的源极，栅极通过第二电容C2连接于输出端0UT2 ；
[0058]第四晶体管M4的源极通过第二电容C2连接于输出端0UT2，且源极还连接于第三晶体管M3的栅极，漏极连接于输入端IN，栅极连接于第一时钟信号端CK1，换句话说，栅极连接于第三脉冲信号线53，以接收第三脉冲信号S3 ；
[0059]第五晶体管M5的源极连接于第一电平信号线VGH，漏极连接于输出端0UT2，栅极通过第一电容Cl连接于第一电平信号线VGH，且栅极还连接于第二晶体管M2的源极；
[0060]第六晶体管M6的源极连接于输出端0UT2，漏极连接于第二时钟信号端CK2，换句话说，漏极连接于第四脉冲信号线54，以接收第四脉冲信号S4，栅极连接于第四晶体管M4的源极。
[0061]同理，对于第3级移位寄存器SR3来说:
[0062]第一晶体管Ml的源极连接于第一电平信号线VGH，漏极通过第二电容C2连接于输出端0UT3 ；
[0063]第二晶体管M2的源极连接于第一晶体管Ml的栅极，漏极连接于第二电平信号线VGL，栅极连接于复位端RST，换句话说，栅极连接于第四脉冲信号线54，以接收第四脉冲信号S4 ；
[0064]第三晶体管M3的源极连接于第一电平信号线VGH，漏极连接于第二晶体管M2的源极，栅极通过第二电容C2连接于输出端0UT3 ；
[0065]第四晶体管M4的源极通过第二电容C2连接于输出端0UT3，且源极还连接于第三晶体管M3的栅极，漏极连接于输入端IN，栅极连接于第一时钟信号端CK1，换句话说，栅极连接于第二脉冲信号线52，以接收第二脉冲信号S2 ；
[0066]第五晶体管M5的源极连接于第一电平信号线VGH，漏极连接于输出端0UT3，栅极通过第一电容Cl连接于第一电平信号线VGH，且栅极还连接于第二晶体管M2的源极；
[0067]第六晶体管M6的源极连接于输出端0UT3，漏极连接于第二时钟信号端CK2，换句话说，漏极连接于第一脉冲信号线51，以接收第一脉冲信号SI，栅极连接于第四晶体管M4的源极；
[0068]同理，对于第4级移位寄存器SR4来说:
[0069]第一晶体管Ml的源极连接于第一电平信号线VGH，漏极通过第二电容C2连接于输出端0UT4 ；
[0070]第二晶体管M2的源极连接于第一晶体管Ml的栅极，漏极连接于第二电平信号线VGL，栅极连接于复位端RST，换句话说，栅极连接于第一脉冲信号线51，以接收第一脉冲信号SI来作为复位信号；
[0071]第三晶体管M3的源极连接于第一电平信号线VGH，漏极连接于第二晶体管M2的源极，栅极通过第二电容C2连接于输出端0UT4 ；
[0072]第四晶体管M4的源极通过第二电容C2连接于输出端0UT4，且源极还连接于第三晶体管M3的栅极，漏极连接于输入端IN，栅极连接于第一时钟信号端CK1，换句话说，栅极连接于第四脉冲信号线54，以接收第四脉冲信号S4 ；
[0073]第五晶体管M5的源极连接于第一电平信号线VGH，漏极连接于输出端0UT4，栅极通过第一电容Cl连接于第一电平信号线VGH，且栅极还连接于第二晶体管M2的源极；
[0074]第六晶体管M6的源极连接于输出端0UT4，漏极连接于第二时钟信号端CK2，换句话说，漏极连接于第三脉冲信号线53，以接收第三脉冲信号S3，栅极连接于第四晶体管M4的源极。
[0075]下面介绍栅极驱动电路的驱动过程和工作原理:如图3、图4和图5所示，
[0076]对于第I级移位寄存器:
[0077]在Tl时间段内，第三脉冲信号S3为低电平，作为复位信号，控制第二晶体管M2导通，第二电平信号(低电平信号)通过第二晶体管M2的源极和漏极到达第一节点NI，第一节点NI变为低电平，从而控制第五晶体管M5和第一晶体管Ml导通，第一电平信号(高电平信号)通过第一晶体管Ml的源极和漏极到达第二节点N2，第二节点N2变为高电平；此时，第一电容Cl和第二电容C2分别存储第一节点NI和第二节点N2的电位。由于第二节点N2为高电平，所以第六晶体管M6断开，因为第一节点NI为低电平，所以第五晶体管M5导通，第一电平信号(高电平信号)通过第五晶体管M5的源极和漏极到达输出端0UT，因此，输出端OUT输出第一电平信号的高电平。
[0078]在T2时间段内，第一脉冲信号SI为低电平，起始信号STP为低电平，第四晶体管M4导通，起始信号STP的低电平通过第四晶体管M4的源极和漏极到达第三晶体管M3的栅极，所以第三晶体管M3也导通，第一节点NI为第一电平信号的高电平，第二节点N2为低电平，此时，第一电容Cl和第二电容C2分别存储第一节点NI和第二节点N2的电位。因此，第五晶体管M5和第一晶体管Ml均断开，第六晶体管M6导通。输出端OUT输出第二脉冲信号S2的高电平。
[0079]在T3时间段内，因为第一电容Cl和第二电容C2的电荷保持作用，第一节点NI和第二节点N2保持T2时间段内的电位，第六晶体管M6继续导通，将第二脉冲信号S2的高电平作为输出端OUT的输出信号，因此输出端OUT输出高电平。
[0080]在T4时间段内，第一节点NI保持T3时间段内的电位。但因为第二电容C2的耦合效应，第二节点N2的电位被进一步拉得更低，从而保证第六晶体管M6继续导通，将第二脉冲信号S2的低电平作为输出端OUT的输出信号，因此输出端OUT输出低电平(第二脉冲信号S2的低电平部分)。
[0081]同理，对于第2级移位寄存器，其驱动过程与第I级移位寄存器的驱动过程相同基本相同，区别点在于，第三脉冲信号S3施加于第一时钟信号端(即第四晶体管M4的栅极)，第四脉冲信号S4施加于第二时钟信号端(即第六晶体管M6的漏极)，第二脉冲信号S2作为复位信号；
[0082]同理，对于第3级移位寄存器，其驱动过程与第I级移位寄存器的驱动过程相同基本相同，区别点在于，第二脉冲信号S2施加于第一时钟信号端(即第四晶体管M4的栅极)，第一脉冲信号SI施加于第二时钟信号端(即第六晶体管M6的漏极)，第四脉冲信号S4作为复位信号；
[0083]同理，对于第4级移位寄存器，其驱动过程与第I级移位寄存器的驱动过程相同基本相同，区别点在于，第四脉冲信号S4施加于第一时钟信号端(即第四晶体管M4的栅极)，第三脉冲信号S3施加于第二时钟信号端(即第六晶体管M6的漏极)，第一脉冲信号SI作为复位信号；[0084]同理，其他各级移位及寄存器，也依次类推，本实施例在此不再赘述。
[0085]进一步的，第一电平信号线VGH输出第一电平信号，第二电平信号线VGL输出第二电平信号，第一电平信号和第二电平信号的电平值均为恒定的，第一电平信号的电平值为OV至25V，第二电平信号的电平值为-25V至0V，第一电平信号的电平值大于第二电平信号的电平值。
[0086]进一步的，第一脉冲信号S1、第二脉冲信号S2、第三脉冲信号S3和第四脉冲信号S4相位依次相差1/4脉冲周期。第一脉冲信号S1、第二脉冲信号S2、第三脉冲信号S3和第四脉冲信号S4的高电平为OV至25V，第一脉冲信号S1、第二脉冲信号S2、第三脉冲信号S3和第四脉冲信号S4的低电平为-25V至0V。
[0087]需要说明的是:
[0088]1.本实施例中，晶体管均为低温多晶硅薄膜晶体管，低温多晶硅薄膜晶体管由于其本身的电子迁移率高，可以减少晶体管打开或关闭时的延迟现象，但是晶体管均为低温多晶硅薄膜晶体管仅为举例，而非限制，其他实施例中，晶体管还可以均为非晶硅晶体管或均为氧化物晶体管，本实施例对此不做限制。
[0089]2.本实施例中，晶体管均为PMOS管,其仅为举例,而非限制,其他实施例中，晶体管还可以均为NMOS管，本实施例对此不做限制；当晶体管均为NMOS管时，相应的驱动信号与当晶体管均为PMOS管时的驱动信号正好相反，本实施例对此不再赘述。
[0090]本发明实施例提供的TFT阵列基板，通过将施加于时钟信号端的脉冲信号复用为施加于复位端的复位信号，省略了单独提供复位信号的复位信号线，如此，可以减少信号线的数量，从而减小了 TFT阵列基板的边框宽度(信号线通常位于边框区域)，还相应减少了驱动IC的引脚PIN(驱动IC通过引脚输出信号给各条信号线)的数量(如图6所示，信号线只有4条，分别为第一脉冲信号线51、第二脉冲信号线52、第三脉冲信号线53和第四脉冲信号线54，图6中所示的所有信号线的排列顺序仅为举例，而非限定)，因而，降低了驱动IC的负载和能耗，降低了 TFT阵列基板的能耗、节省了成本，提高了良率，还实现了 TFT阵列基板的边框窄化。
[0091]如图7所示，本发明实施例还提供一种显示面板7，包括TFT阵列基板71。TFT阵列基板71采用上述任一实施例所述的TFT阵列基板。通常，该显示面板为液晶显示面板，液晶显示面板包括相对设置的彩膜基板和TFT阵列基板，以及液晶层，位于彩膜基板和TFT阵列基板之间。需要说明的是，本实施例的液晶显示面板仅为举例，而非限定，在其他实施例中，显示面板还可以为有机发光(OLED)显示面板或有源矩阵有机发光显示面板(AM0LED显示面板)。
[0092]如图8所示，本发明实施例还提供一种显示装置8，包括TFT阵列基板81。TFT阵列基板81采用上述任一实施例所述的TFT阵列基板。通常，该显示装置为液晶显示装置，液晶显示装置包括相对设置的彩膜基板和TFT阵列基板，以及液晶层，位于彩膜基板和TFT阵列基板之间，液晶显示装置还包括背光模组，位于TFT阵列基板原理彩膜基板的一侧。需要说明的是，本实施例的液晶显示装置仅为举例，而非限定，在其他实施例中，显示装置还可以为有机发光(OLED)显示装置或有源矩阵有机发光显示装置(AM0LED显示面板)，显示装置还可以为电子纸，本实施例对此不做限制。
[0093]综上，本发明实施例提供的TFT阵列基板、显示面板和显示装置，通过将施加于时钟信号端的脉冲信号复用为施加于复位端的复位信号，省略了单独提供复位信号的复位信号线，如此，可以减少信号线的数量，从而减小了边框宽度(信号线通常位于边框区域)，还相应减少了驱动IC的引脚(驱动IC通过引脚输出信号给各条信号线)数量，因而，降低了驱动IC的负载和能耗，降低了显示装置的能耗、节省了成本，提高了良率，还实现了显示装置的边框窄化。
[0094]需要说明的是，本发明所有实施例提供的动态移位寄存器，由于其晶体管采用低温多晶硅薄膜晶体管，体积很小，因此可以集成在显示器面板上。
[0095]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种TFT阵列基板，包括: 多条栅极线；以及 连接于所述栅极线的栅极驱动电路，包括:多级移位寄存器，其中， 所述多级奇数级移位寄存器级联连接，所述多级偶数级移位寄存器级联连接，奇数级移位寄存器和偶数级移位寄存器分别位于所述栅极线的两端。
2.根据权利要求1所述的TFT阵列基板，其特征在于， 所述栅极驱动电路还包括第一脉冲信号线、第二脉冲信号线、第三脉冲信号线和第四脉冲信号线，每级移位寄存器包括第一时钟信号端、第二时钟信号端和复位端。
3.根据权利要求2所述的TFT阵列基板，其特征在于， 对于第i级移位寄存器: 所述第i级移位寄存器的所述第一时钟信号端连接于所述第一脉冲信号线，以接收第一脉冲信号；所述第i级移位寄存器的所述第二时钟信号端连接于所述第二脉冲信号线，以接收第二脉冲信号；所述第i级移位寄存器的所述复位端连接于所述第三脉冲信号线，以接收第三脉冲信号；其中，i为正整数。
4.根据权利要求3所述的TFT阵列基板，其特征在于， 对于第i+Ι级移位寄存器: 所述第i+Ι级移位寄存器的所述第一时钟信号端连接于所述第三脉冲信号线，以接收第三脉冲信号；所述第i+Ι级移位寄存器的所述第二时钟信号端连接于所述第四冲信号线，以接收第四冲信号；所述第i+Ι级移位寄存器的所述复位端连接于所述第二脉冲信号线，以接收第二脉冲信号； 对于第i+2级移位寄存器: 所述第i+2级移位寄存器的所述第一时钟信号端连接于所述第二脉冲信号线，以接收第二脉冲信号；所述第i+2级移位寄存器的所述第二时钟信号端连接于所述第一脉冲信号线，以接收第一脉冲信号；所述第i+2级移位寄存器的所述复位端连接于所述第四脉冲信号线，以接收第四脉冲信号； 对于第i+3级移位寄存器: 所述第i+3级移位寄存器的所述第一时钟信号端连接于所述第四脉冲信号线，以接收第四脉冲信号；所述第i+3级移位寄存器的所述第二时钟信号端连接于所述第三脉冲信号线，以接收第三脉冲信号；所述第i+3级移位寄存器的所述复位端连接于所述第一脉冲信号线，以接收第一脉冲信号。
5.根据权利要求4所述的TFT阵列基板，其特征在于， 所述栅极驱动电路还包括起始信号线；每级移位寄存器还包括输入端、输出端，各级移位寄存器的输出端连接于相应的栅极线； 所述第I级移位寄存器的输入端连接于所述起始信号线，以接收起始信号，所述第k级移位寄存器的输入端连接于第k-2级移位寄存器的输出端，接收来自所述第i_2级移位寄存器的输出端输出的信号； 所述第2级移位寄存器的输入端连接于所述起始信号线，以接收起始信号，所述第j级移位寄存器的输入端连接于第j_2级移位寄存器的输出端，接收来自所述第j_2级移位寄存器的输出端输出的信号；其中，k>l, j>2,且k为奇数，j为偶数。
6.根据权利要求4所述的TFT阵列基板，其特征在于，所述移位寄存器包括:第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管； 第一晶体管的源极连接于第一电平信号线，漏极通过所述第二电容连接于输出端； 第二晶体管的源极连接于所述第一晶体管的栅极，漏极连接于第二电平信号线，栅极连接于所述复位端； 第三晶体管的源极连接于第一电平信号线，漏极连接于所述第二晶体管的源极，栅极通过所述第二电容连接于输出端； 第四晶体管的源极通过所述第二电容连接于输出端，且源极还连接于所述第三晶体管的栅极，所述漏极连接于所述输入端，栅极连接于第一时钟信号端； 第五晶体管的源极连接于第一电平信号线，漏极连接于输出端，栅极通过所述第一电容连接于所述第一电平信号线，且栅极还连接于所述第二晶体管的源极； 第六晶体管的源极连接于输出端，漏极连接于所述第二时钟信号端，栅极连接于所述第四晶体管的源极。
7.根据权利要求6所述的TFT阵列基板，其特征在于，所述晶体管均为低温多晶硅薄膜晶体管或PMOS管。
8.根据权利要求4所述的TFT阵列基板，其特征在于， 所述第一脉冲信号、第二脉冲信号、第三脉冲信号和第四脉冲信号相位依次相差1/4脉冲周期。
9.一种显不面板,包括如权利要求1-8中任一项所述的TFT阵列基板。
10.一种显示装置，包括如权利要求1-8中任一项所述的TFT阵列基板。
【文档编号】G09G3/32GK103985346SQ201410217830
【公开日】2014年8月13日 申请日期:2014年5月21日 优先权日:2014年5月21日
【发明者】钱栋 申请人:上海天马有机发光显示技术有限公司, 天马微电子股份有限公司