低温多晶硅薄膜晶体管goa电路的制作方法
【专利摘要】本发明提供了一种低温多晶硅薄膜晶体管GOA电路，用于正向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)及输出缓冲部分(600)。采用传输闸进行上下级传输信号，采用或非门逻辑单元和与非门逻辑单元对信号进行转换，采用时序反相器和反相器对信号进行储存和传输，解决了LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题以及单一型GOA电路的TFT漏电的问题，优化了电路的性能，并可实现超窄边框或无边框的设计。
【专利说明】低温多晶娃薄膜晶体管GOA电路
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种低温多晶硅薄膜晶体管GOA电路。
【背景技术】
[0002]GOA (Gate Drive On Array),是利用薄膜晶体管(thin film transistor, TFT)液晶显示器阵列(Array)制程将栅极驱动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。
[0003]通常,GOA电路主要由上拉部分(Pull-up part)、上拉控制部分(Pull_up controlpart)、下传部分(Transfer part)、下拉部分(Pull-down part)、下拉维持电路部分(Pull-down Holding part)、以及负责电位抬升的上升部分(Boost part)组成,上升部分一般由一自举电容构成。
[0004]上拉部分主要负责将输入的时钟信号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制部分主要负责控制上拉部分的打开，一般是由上级GOA电路传递来的信号作用。下拉部分主要负责在输出扫描信号后，快速地将扫描信号(亦即薄膜晶体管的栅极的电位)拉低为低电平。下拉维持电路部分则主要负责将扫描信号和上拉部分的信号保持在关闭状态(即设定的负电位)。上升部分则主要负责对上拉部分的电位进行二次抬升，确保上拉部分的正常输出。
[0005]随着低温多晶娃(Low Temperature Poly-silicon, LTPS)半导体薄膜晶体管(Thin-film transistor, TFT)的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFI^f晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，由于低温多晶硅较非晶硅(a-Si)的排列有次序，低温多晶硅半导体本身具有超高的电子迁移率，比非晶硅半导体相对高100倍以上，可以采用GOA技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动IC的成本。然而，对于低温多晶硅薄膜晶体管来说，单一型(单一 N型或单一 P型)的GOA电路存在结构复杂，电路特性差，特别是功耗大的问题，尤其是用到中小尺寸，功耗成为其性能考证的重要指标，因此，如何有效的减小功耗，同时增强电路结构和性能的整体稳定性成为了目前低温多晶硅半导体薄膜晶体管GOA电路所面临一个重要问题。
【发明内容】
[0006]本发明的目的在于提供一种低温多晶硅半导体薄膜晶体管GOA电路，能够解决LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题；解决目前单一型GOA电路的TFT漏电的问题，优化电路的性能；并可实现超窄边框或无边框的设计。
[0007]为实现上述目的，本发明提供了一种低温多晶硅半导体薄膜晶体管GOA电路，用于正向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括:传输部分、传输控制部分、资料存储部分、数据清除部分、输出控制部分及输出缓冲部分；
[0008]所述传输部分电性连接于第一低频信号、第二低频信号、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端与所述资料存储部分；所述传输控制部分电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端、第M-2级时序信号、电源高电位、电源低电位与资料存储部分；所述资料存储部分电性连接于所述传输部分、传输控制部分、数据清除部分、电源高电位与电源低电位；所述数据清除部分电性连接于所述资料存储部分、输出控制部分、电源高电位与复位信号端；所述输出控制部分电性连接于所述数据清除部分、输出缓冲部分、驱动输出端、时序信号、电源高电位与电源低电位；所述输出缓冲部分电性连于所述输出控制部分、输出端、电源高电位与电源低电位；
[0009]所述第一低频信号相当于直流高电位，所述第二低频信号相当于直流低电位；
[0010]所述传输部分包括:
[0011]一第一 P型晶体管，所述第一 P型晶体管的栅极电性连接于第二低频信号，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，漏极电性连接于第一节点；
[0012]一第二 N型晶体管，所述第二 N型晶体管的栅极电性连接于第一低频信号，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，漏极电性连接于第一节点；
[0013]所述传输控制部分包括:
[0014]一第五P型晶体管，所述第五P型晶体管的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，源极电性连接于电源高电位，漏极电性连接于第六P型晶体管的源极；
[0015]一第六P型晶体管，所述第六P型晶体管的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，源极电性连接于第五P型晶体管的漏极，漏极电性连接于第七N型晶体管的源极；
[0016]一第七N型晶体管，所述第七N型晶体管的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端，源极电性连接于第六P型晶体管的漏极，漏极电性连接于电源低电位；
[0017]一第八N型晶体管，所述第八N型晶体管的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端，源极电性连接于第六P型晶体管的漏极，漏极电性连接于电源低电位；
[0018]一第九P型晶体管，所述第九P型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于第十N型晶体管的源极；
[0019]一第十N型晶体管，所述第十N型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于第九P型晶体管的漏极，漏极电性连接于电源低电位；
[0020]一第十一 P型晶体管，所述第十一 P型晶体管的栅极电性连接于第六P型晶体管的漏极，源极电性连接于第十二 N型晶体管的源极，漏极电性连接于第M-2级时序信号；
[0021]一第十二 N型晶体管，所述第十二 N型晶体管的栅极电性连接于第九P型晶体管的漏极，源极电性连接于第十一 P型晶体管的源极，漏极电性连接于第M-2级时序信号；
[0022]所述资料存储部分包括:
[0023]一第十三N型晶体管，所述第十三N型晶体管的栅极电性连接于第十一 P型晶体管的源极，源极电性连接于第十四P型晶体管的漏极，漏极电性连接于电源低电位；
[0024]一第十四P型晶体管，所述第十四P型晶体管的栅极电性连接于第十一 P型晶体管的源极，源极电性连接于电源高电位，漏极电性连接于第十三N型晶体管的源极；
[0025]一第十五P型晶体管，所述第十五P型晶体管的栅极电性连接于第十三N型晶体管的源极，源极电性连接于电源高电位，漏极电性连接于第十六P型晶体管的源极；
[0026]一第十六P型晶体管，所述第十六P型晶体管的栅极电性连接于第一节点，源极电性连接于第十五P型晶体管的漏极，漏极电性连接于第十七N型晶体管的源极；
[0027]—第十七N型晶体管，所述第十七N型晶体管的栅极电性连接于第一节点，源极电性连接于第十六P型晶体管的漏极，漏极电性连接于第十八N型晶体管的源极；
[0028]一第十八N型晶体管，所述第十八N型晶体管的栅极电性连接于第十一 P型晶体管的源极，源极电性连接于第十七N型晶体管的漏极，漏极电性连接于电源低电位；
[0029]所述数据清除部分包括:
[0030]一第二十三P型晶体管，所述第二十三P型晶体管的栅极电性连接于复位信号端，源极电性连接于电源高电位，漏极电性连接于第十六P型晶体管的漏极；
[0031]所述输出控制部分(500)包括
[0032]一第二十四P型晶体管，所述第二十四P型晶体管的栅极电性连接于第十六P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于驱动输出端；
[0033]一第二十五N型晶体管，所述第二十五N型晶体管的栅极电性连接于第十六P型晶体管的漏极，源极电性连接于驱动输出端，漏极电性连接于电源低电位；
[0034]一第二十六P型晶体管，所述第二十六P型晶体管的栅极电性连接于驱动输出端，源极电性连接于电源高电位，漏极电性连接于第二十九N型晶体管的源极；
[0035]一第二十七N型晶体管，所述第二十七N型晶体管的栅极电性连接于驱动输出端，源极电性连接于第二十九N型晶体管的漏极，漏极电性连接于电源低电位；
[0036]一第二十八P型晶体管，所述第二十八P型晶体管的栅极电性连接于时序信号，源极电性连接于电源高电位，漏极电性连接于第二十九N型晶体管的源极；
[0037]—第二十九N型晶体管，所述第二十九N型晶体管的栅极电性连接于时序信号，源极电性连接于第二十六P型晶体管的漏极，漏极电性连接于第二十七N型晶体管的源极；
[0038]所述输出缓冲部分包括:
[0039]一第三十P型晶体管，所述第三十P型晶体管的栅极电性连接于第二十九N型晶体管的源极，源极电性连接于电源高电位，漏极电性连接于第三十一 N型晶体管的源极；
[0040]一第三十一 N型晶体管，所述第三十一 N型晶体管的栅极电性连接于第二十九N型晶体管的源极，源极电性连接于第三十P型晶体管的漏极，漏极电性连接于电源低电位；
[0041]一第三十二 P型晶体管，所述第三十二 P型晶体管的栅极电性连接于第三十P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于第三十三N型晶体管的源极；
[0042]一第三十三N型晶体管，所述第三十三N型晶体管的栅极电性连接于第三十P型晶体管的漏极，源极电性连接于第三十二 P型晶体管的漏极，漏极电性连接于电源低电位；
[0043]一第三十四P型晶体管，所述第三十四P型晶体管的栅极电性连接于第三十二 P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于输出端；
[0044]—第三十五N型晶体管，所述第三十五N型晶体管的栅极电性连接于第三十二 P型晶体管的漏极，源极电性连接于输出端，漏极电性连接于电源低电位。
[0045]所述GOA电路还包括第二输出控制部分、第二输出缓冲部分；
[0046]所述第二输出控制部分电性连接于输出控制部分、驱动输出端、第M+1级时序信号、电源高电位与电源低电位；所述第二输出缓冲部分电性连接于所述第二输出控制部分、第N+1级GOA单元的输出端、电源高电位与电源低电位；
[0047]所述第二输出控制部分包括:
[0048]一第三十六P型晶体管，所述第三十六P型晶体管的栅极电性连接于驱动输出端，源极电性连接于电源高电位，漏极电性连接于第三十九N型晶体管的源极；
[0049]一第三十七N型晶体管，所述第三十七N型晶体管的栅极电性连接于驱动输出端，源极电性连接于第三十九N型晶体管的漏极，漏极电性连接于电源低电位；
[0050]一第三十八P型晶体管，所述第三十八P型晶体管的栅极电性连接于第M+1级时序信号，源极电性连接于电源高电位，漏极电性连接于第三十九N型晶体管的源极；
[0051]一第三十九N型晶体管，所述第三十九N型晶体管的栅极电性连接于第M+1级时序信号，源极电性连接于第三十六P型晶体管的漏极，漏极电性连接于第三十七N型晶体管的源极；
[0052]所述第二输出缓冲部分包括:
[0053]一第四十P型晶体管，所述第四十P型晶体管的栅极电性连接于第三十九N型晶体管的源极，源极电性连接于电源高电位，漏极电性连接于第四十一 N型晶体管的源极；
[0054]一第四十一 N型晶体管，所述第四十一 N型晶体管的栅极电性连接于第三十九N型晶体管的源极，源极电性连接于第四十P型晶体管的漏极，漏极电性连接于电源低电位；
[0055]一第四十二 P型晶体管，所述第四十二 P型晶体管的栅极电性连接于第四十P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于第四十三N型晶体管的源极；
[0056]一第四十三N型晶体管，所述第四十三N型晶体管的栅极电性连接于第四十P型晶体管的漏极，源极电性连接于第四十二 P型晶体管的漏极，漏极电性连接于电源低电位；
[0057]—第四十四P型晶体管，所述第四十四P型晶体管的栅极电性连接于第四十二 P型晶体管的漏极，源极电性连接于电源高电位，漏极电性连接于第N+1级GOA单元的输出端;
[0058]一第四十五N型晶体管，所述第四十五N型晶体管的栅极电性连接于第四十二 P型晶体管的漏极，源极电性连接于第N+1级GOA单元的输出端，漏极电性连接于电源低电位。
[0059]所述GOA电路的第一级连接关系中，所述第一 P型晶体管的源极、第二 N型晶体管的源极、第五P型晶体管的栅极、第七N型晶体管的栅极均电性连接于电路的启动信号端。
[0060]所述GOA电路的最后一级连接关系中，所述第六P型晶体管的栅极、第八N型晶体管的栅极均电性连接于电路的启动信号端。
[0061]所述传输部分中第一 P型晶体管和第二 N型晶体管构成一传输闸，用于将第N-1级GOA单元的驱动输出信号正向传输至资料存储部分。
[0062]所述传输控制部分中第五P型晶体管、第六P型晶体管、第七N型晶体管、第八N型晶体管构成或非门逻辑单元；第九P型晶体管、第十N型晶体管构成反相器；第十一 P型晶体管和第十二N型晶体管构成传输闸；所述传输控制部分用于控制第M-2级时序信号，并将其传输到资料存储部分。
[0063]所述资料存储部分中第十五P型晶体管、第十六P型晶体管、第十七N型晶体管、第十八N型晶体管构成时序反向器；第十三N型晶体管、第十四P型晶体管构成反向器；所述资料存储部分用于对由第N-1级GOA单元的驱动输出端和第M-2级时序信号传入的信号进行存储和传输。
[0064]所述数据清除部分用于对电路的驱动输出端电位的适时清除。
[0065]所述输出控制部分中第二十六P型晶体管、第二十七N型晶体管、第二十八P型晶体管、第二十九N型晶体管构成与非门逻辑单元；第二十四P型晶体管、第二十五N型晶体管构成反向器；所述输出控制部分用于对输出端输出的扫描信号进行控制，输出符合时序的扫描信号。
[0066]所述输出缓冲部分中第三十P型晶体管和第三十一 N型晶体管、第三十二 P型晶体管和第三十三N型晶体管、第三十四P型晶体管和第三十五N型晶体管分别构成三个反向器，用于对经过时序调整的扫描信号进行调整，同时增强带负载能力。
[0067]所述第二输出控制部分中第三十六P型晶体管、第三十七N型晶体管、第三十八P型晶体管、第三十九N型晶体管构成与非门逻辑单元，用于对第N+1级GOA单元的输出端输出的扫描信号进行控制，输出符合时序的扫描信号；所述第二输出缓冲部分中第四十P型晶体管和第四十一 N型晶体管、第四十二 P型晶体管和第四十三N型晶体管、第四十四P型晶体管和第四十五N型晶体管分别构成三个反向器，用于对经过时序调整的扫描信号进行调整，同时增强带负载能力；所述第二输出控制部分和第二输出缓冲部分依据驱动输出端的输出信号与第M+1级时序信号，由第N+1级GOA单兀的输出端输出后一级扫描信号，实现单级GOA单元控制两级电路正向扫描输出。
[0068]所述时序信号包括四组时序信号:第一时序信号、第二时序信号、第三时序信号、第四时序信号，当所述时序信号为第一时序信号时，所述第M-2级时序信号为第三时序信号，当所述时序信号为第二时序信号时，所述第M-2级时序信号为第四时序信号，当所述时序信号为第四时序信号，所述第M+1级时序信号为第一时序信号。
[0069]本发明的有益效果:本发明提供的一种低温多晶硅半导体薄膜晶体管GOA电路，用于正向扫描传输，第N级GOA单元采用多个N型晶体管与多个P型晶体管，包括传输部分、传输控制部分、资料存储部分、数据清除部分、输出控制部分、及输出缓冲部分。所述传输部分具有传输闸；所述传输控制部分具有或非门逻辑单元、反相器、与传输闸；所述资料存储部分具有时序反相器、反相器；所述输出控制部分具有与非门逻辑单元、反相器；所述输出缓冲部分具有反相器；采用传输闸进行上下级传输信号，采用或非门逻辑单元和与非门逻辑单元对信号进行转换，用时序反相器和反相器对信号进行储存和传输，解决了 LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题以及单一型GOA电路的TFT漏电的问题，优化了电路的性能；通过设置第二输出控制部分与第二输出缓冲部分，实现共用驱动输出端，使得单级GOA单元控制两级电路正向扫描输出，可减少TFT数目，实现超窄边框或无边框的设计。
【专利附图】
【附图说明】
[0070]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其它有益效果显而易见。
[0071]附图中，
[0072]图1为本发明低温多晶硅半导体薄膜晶体管GOA电路的第一实施例的电路图；
[0073]图2为本发明低温多晶硅半导体薄膜晶体管GOA电路的第一实施例的第一级连接关系的电路图；
[0074]图3为本发明低温多晶硅半导体薄膜晶体管GOA电路的第一实施例的最后一级连接关系的电路图；
[0075]图4为本发明低温多晶硅半导体薄膜晶体管GOA电路的第二实施例的电路图；
[0076]图5为本发明低温多晶硅半导体薄膜晶体管GOA电路的关键节点的波形图。
【具体实施方式】
[0077]为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
[0078]请参阅图1，为本发明的第一实施例的电路图。如图1所示，本发明提供了一种低温多晶硅薄膜晶体管GOA电路，用于正向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括:传输部分100、传输控制部分200、资料存储部分300、数据清除部分400、输出控制部分500及输出缓冲部分600 ；
[0079]所述传输部分100电性连接于第一低频信号UD、第二低频信号DU、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST(N-1)与所述资料存储部分300 ;所述传输控制部分200电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端ST(N+1)、所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST(N-1)、第M-2级时序信号CK(M-2)、电源高电位H、电源低电位L与资料存储部分300 ;所述资料存储部分300电性连接于所述传输部分100、传输控制部分200、数据清除部分400、电源高电位H与电源低电位L ;所述数据清除部分400电性连接于所述资料存储部分300、输出控制部分500、电源高电位H与复位信号端Reset ;所述输出控制部分500电性连接于所述数据清除部分400、输出缓冲部分600、驱动输出端ST(N)、时序信号CK(M)、电源高电位H与电源低电位L ;所述输出缓冲部分600电性连于所述输出控制部分500、输出端G (N)、电源高电位H与电源低电位L ；
[0080]所述第一低频信号UD相当于直流高电位，所述第二低频信号DU相当于直流低电位；
[0081]所述传输部分100包括一第一 P型晶体管Tl，所述第一 P型晶体管Tl的栅极电性连接于第二低频信号DU，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST(N-1)，漏极电性连接于第一节点P(N);—第二 N型晶体管T2，所述第二N型晶体管T2的栅极电性连接于第一低频信号UD，源极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST (N-1)，漏极电性连接于第一节点P (N)；
[0082]所述第一 P型晶体管Tl和第二 N型晶体管T2构成一传输闸，用于将第N_1级GOA单元的驱动输出信号ST(N-1)正向传输至资料存储部分300。
[0083]所述传输控制部分200包括一第五P型晶体管T5，所述第五P型晶体管T5的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST (N-1)，源极电性连接于电源高电位H，漏极电性连接于第六P型晶体管T6的源极；一第六P型晶体管T6，所述第六P型晶体管T6的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端ST (N+1)，源极电性连接于第五P型晶体管T5的漏极，漏极电性连接于第七N型晶体管T7的源极；一第七N型晶体管T7，所述第七N型晶体管T7的栅极电性连接于所述第N级GOA单元的前一级第N-1级GOA单元的驱动输出端ST (N-1)，源极电性连接于第六P型晶体管T6的漏极，漏极电性连接于电源低电位L ;一第八N型晶体管T8，所述第八N型晶体管T8的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端ST(N+1)，源极电性连接于第六P型晶体管T6的漏极，漏极电性连接于电源低电位L ;一第九P型晶体管T9，所述第九P型晶体管T9的栅极电性连接于第六P型晶体管T6的漏极，源极电性连接于电源高电位H，漏极电性连接于第十N型晶体管TlO的源极；一第十N型晶体管T10，所述第十N型晶体管TlO的栅极电性连接于第六P型晶体管T6的漏极，源极电性连接于第九P型晶体管T9的漏极，漏极电性连接于电源低电位L ;一第十一 P型晶体管T11，所述第十一 P型晶体管Tll的栅极电性连接于第六P型晶体管T6的漏极，源极电性连接于第十二 N型晶体管T12的源极，漏极电性连接于第M-2级时序信号CK(M-2)第十二 N型晶体管T12，所述第十二 N型晶体管T12的栅极电性连接于第九P型晶体管T9的漏极，源极电性连接于第十一 N型晶体管Tll的源极，漏极电性连接于第M-2级时序信号CK(M-2)；
[0084]其中，所述第五P型晶体管T5、第六P型晶体管T6、第七N型晶体管T7、第八N型晶体管T8构成一或非门逻辑单元；第九P型晶体管T9、第十N型晶体管TlO构成一反相器；第十一 P型晶体管Tll和第十二 N型晶体管T12构成一传输闸；所述传输控制部分200用于控制第M-2级时序信号CK(M-2)，并将其传输到资料存储部分300。
[0085]所述资料存储部分300包括一第十三N型晶体管T13，所述第十三N型晶体管T13的栅极电性连接于第十一 P型晶体管Tll的源极，源极电性连接于第十四P型晶体管T14的漏极，漏极电性连接于电源低电位L ;一第十四P型晶体管T14，所述第十四P型晶体管T14的栅极电性连接于第十一 P型晶体管Tll的源极，源极电性连接于电源高电位H，漏极电性连接于第十三N型晶体管T13的源极；一第十五P型晶体管T15，所述第十五P型晶体管T15的栅极电性连接于第十三N型晶体管T13的源极，源极电性连接于电源高电位H，漏极电性连接于第十六P型晶体管T16的源极；一第十六P型晶体管T16，所述第十六P型晶体管T16的栅极电性连接于第一节点P(N)，源极电性连接于第十五P型晶体管T15的漏极，漏极电性连接于第十七N型晶体管T17的源极；一第十七N型晶体管T17，所述第十七N型晶体管T17的栅极电性连接于第一节点P(N)，源极电性连接于第十六P型晶体管T16的漏极，漏极电性连接于第十八N型晶体管T18的源极；一第十八N型晶体管T18，所述第十八N型晶体管T18的栅极电性连接于第十一 P型晶体管Tll的源极，源极电性连接于第十七N型晶体管T17的漏极，漏极电性连接于电源低电位L ；
[0086]其中，所述第十五P型晶体管T15、第十六P型晶体管T16、第十七N型晶体管T17、第十八N型晶体管T18构成一时序反向器；第十三N型晶体管T13、第十四P型晶体管T14构成一反向器；所述资料存储部分300用于对由第N-1级GOA单元的驱动输出端ST(N-1)和第M-2级时序信号CK(M-2)传入的信号进行存储和传输。
[0087]所述数据清除部分400包括一第二十三P型晶体管T23，所述第二十三P型晶体管T23的栅极电性连接于复位信号端Reset，源极电性连接于电源高电位H，漏极电性连接于第十六P型晶体管T16的漏极；所述数据清除部分400用于对电路的驱动输出端ST(N)电位的适时清除,主要是在每一帧开始的时候,复位信号端Reset接收一脉冲复位信号,对驱动输出端ST(N)进行放电，从而将驱动输出端ST(N)的电位进行清除。
[0088]所述输出控制部分500包括一第二十四P型晶体管T24，所述第二十四P型晶体管T24的栅极电性连接于第十六P型晶体管T16的漏极，源极电性连接于电源高电位H，漏极电性连接于驱动输出端ST(N);—第二十五N型晶体管T25，所述第二十五N型晶体管T25的栅极电性连接于第十六P型晶体管T16的漏极，源极电性连接于驱动输出端ST(N)，漏极电性连接于电源低电位L ;一第二十六P型晶体管T26，所述第二十六P型晶体管T26的栅极电性连接于驱动输出端ST(N),源极电性连接于电源高电位H，漏极电性连接于第二十九N型晶体管T29的源极；一第二十七N型晶体管T27，所述第二十七N型晶体管T27的栅极电性连接于驱动输出端ST(N)，源极电性连接于第二十九N型晶体管T29的漏极，漏极电性连接于电源低电位L ;一第二十八P型晶体管T28，所述第二十八P型晶体管T28的栅极电性连接于时序信号CK(M),源极电性连接于电源高电位H，漏极电性连接于第二十九N型晶体管T29的源极；一第二十九N型晶体管T29，所述第二十九N型晶体管T29的栅极电性连接于时序信号CK(M)，源极电性连接于第二十六P型晶体管T26的漏极，漏极电性连接于第二十七N型晶体管T27的源极；
[0089]其中，所述第二十六P型晶体管T26、第二十七N型晶体管T27、第二十八P型晶体管T28、第二十九N型晶体管T29构成一与非门逻辑单元；第二十四P型晶体管T24、第二十五N型晶体管T25构成一反向器；所述输出控制部分500用于对输出端G(N)输出的扫描信号进行控制，输出符合时序的扫描信号。
[0090]所述输出缓冲部分600包括一第三十P型晶体管T30，所述第三十P型晶体管T30的栅极电性连接于第二十九N型晶体管T29的源极，源极电性连接于电源高电位H，漏极电性连接于第三i^一 N型晶体管T31的源极；一第三i^一 N型晶体管T31，所述第三i^一 N型晶体管T31的栅极电性连接于第二十九N型晶体管T29的源极，源极电性连接于第三十P型晶体管T30的漏极，漏极电性连接于电源低电位L ;一第三十二 P型晶体管T32，所述第三十二P型晶体管T32的栅极电性连接于第三十P型晶体管T30的漏极，源极电性连接于电源高电位H，漏极电性连接于第三十三N型晶体管T33的源极；一第三十三N型晶体管T33，所述第三十三N型晶体管T33的栅极电性连接于第三十P型晶体管T30的漏极，源极电性连接于第三十二 P型晶体管T32的漏极，漏极电性连接于电源低电位L ;一第三十四P型晶体管T34，所述第三十四P型晶体管T34的栅极电性连接于第三十二 P型晶体管T32的漏极，源极电性连接于电源高电位H，漏极电性连接于输出端G(N);—第三十五N型晶体管T35，所述第三十五N型晶体管T35的栅极电性连接于第三十二 P型晶体管T32的漏极，源极电性连接于输出端G(N)，漏极电性连接于电源低电位L。
[0091]其中，所述第三十P型晶体管T30和第三i^一 N型晶体管T31、第三十二 P型晶体管T32第三十三N型晶体管T33、第三十四P型晶体管T34和第三十五N型晶体管T35分别构成了三个反向器；用于对经过时序调整的扫描信号进行调整，同时增强带负载能力。
[0092]如图2-3所示，本发明的低温多晶硅薄膜晶体管GOA电路的第一级连接关系中，所述第一 P型晶体管Tl的源极、第二 N型晶体管T2的源极、第五P型晶体管T5的栅极、第七N型晶体管T7的栅极均电性连接于电路的启动信号端STV;最后一级连接关系中，所述第六P型晶体管T6的栅极、第八N型晶体管T8的栅极均电性连接于电路的启动信号端STV。
[0093]请参阅图5，为本发明低温多晶硅半导体薄膜晶体管GOA电路的关键节点的波形图，从图5中可见，各关键节点的波形满足设计要求，其中第一低频信号UD和第二低频信号DU在正向扫描的时候相当于是直流的高低电位；所述时序信号CK(M)包括四组时序信号，分别为第一时序信号CK(I)、第二时序信号CK(2)、第三时序信号CK(3)、第四时序信号CK (4)，当所述时序信号CK(M)为第一时序信号CK(I)时，所述第M-2级时序信号CK(M_2)为第三时序信号CK(3)，当所述时序信号CK(M)为第二时序信号CK(2)时，所述第M-2级时序信号CK(M-2)为第四时序信号CK(4)，当所述时序信号CK(M)为第四时序信号CK(4)时，所述第M+1级时序信号CK(M+1)为第一时序信号CK(I)。所述时序信号CK(M)的脉冲信号按照CK(I)-CK(4)的顺序依次到来，第三时序信号CK(3)对应第一级输出端G(I)的输出信号，第四时序信号CK (4)对应第二级输出端G (2)的输出信号,第一时序信号CK(I)对应第三级输出端G(3)的输出信号,第二时序信号CK (2)对应第四级输出端G(4)的输出信号，依次类推。
[0094]请参阅图4，为本发明低温多晶硅半导体薄膜晶体管GOA电路的第二实施例的电路图，如图4所示，所述第二实施例与第一实施例的区别在于，还包括第二输出控制部分501、第二输出缓冲部分601。所述第二输出控制部分501电性连接于输出控制部分500、驱动输出端ST(N)、第M+1级时序信号CK(M+1)、电源高电位H与电源低电位L ;所述第二输出缓冲部分601电性连接于所述第二输出控制部分501、第N+1级GOA单元的输出端G (N+1)、电源高电位H与电源低电位L。
[0095]所述第二输出控制部分501包括一第三十六P型晶体管T36，所述第三十六P型晶体管T36的栅极电性连接于驱动输出端ST(N)，源极电性连接于电源高电位H，漏极电性连接于第三十九N型晶体管T39的源极；一第三十七N型晶体管T37，所述第三十七N型晶体管T37的栅极电性连接于驱动输出端ST(N)，源极电性连接于第三十九N型晶体管T39的漏极，漏极电性连接于电源低电位L ;一第三十八P型晶体管T38，所述第三十八P型晶体管T38的栅极电性连接于第M+1级时序信号CK (M+1)，源极电性连接于电源高电位H，漏极电性连接于第三十九N型晶体管T39的源极；一第三十九N型晶体管T39，所述第三十九N型晶体管T39的栅极电性连接于第M+1级时序信号CK (M+1)，源极电性连接于第三十六P型晶体管T36的漏极，漏极电性连接于第三十七N型晶体管T37的源极；
[0096]所述第二输出缓冲部分601包括一第四十P型晶体管T40，所述第四十P型晶体管T40的栅极电性连接于第三十九N型晶体管T39的源极，源极电性连接于电源高电位H，漏极电性连接于第四十一 N型晶体管T41的源极；一第四十一 N型晶体管T41，所述第四十一N型晶体管T41的栅极电性连接于第三十九N型晶体管T39的源极，源极电性连接于第四十P型晶体管T40的漏极，漏极电性连接于电源低电位L ;一第四十二 P型晶体管T42，所述第四十二P型晶体管T42的栅极电性连接于第四十P型晶体管T40的漏极，源极电性连接于电源高电位H，漏极电性连接于第四十三N型晶体管T43的源极；一第四十三N型晶体管T43，所述第四十三N型晶体管T43的栅极电性连接于第四十P型晶体管T40的漏极，源极电性连接于第四十二 P型晶体管T42的漏极，漏极电性连接于电源低电位L ;一第四十四P型晶体管T44，所述第四十四P型晶体管T44的栅极电性连接于第四十二 P型晶体管T42的漏极，源极电性连接于电源高电位H，漏极电性连接于第N+1级GOA单元的输出端G(N+1); —第四十五N型晶体管T45，所述第四十五N型晶体管T45的栅极电性连接于第四十二 P型晶体管T42的漏极，源极电性连接于第N+1级GOA单元的输出端G (N+1)，漏极电性连接于电源低电位L。
[0097]所述第二输出控制部分501中第三十六P型晶体管T36、第三十七N型晶体管T37、第三十八P型晶体管T38、第三十九N型晶体管T39构成与非门逻辑单元，用于对第N+1级GOA单元的输出端G(N+1)输出的扫描信号进行控制，输出符合时序的扫描信号；所述第二输出缓冲部分601中第四十P型晶体管T40和第四i^一 N型晶体管T41、第四十二 P型晶体管T42和第四十三N型晶体管T43、第四十四P型晶体管T44和第四十五N型晶体管T45分别构成三个反向器，用于对经过时序调整的扫描信号进行调整，同时增强带负载能力；所述第二输出控制部分501和第二输出缓冲部分601依据驱动输出端ST(N)的输出信号与第M+1级时序信号CK(M+1),由第N+1级GOA单兀的输出端G(N+1)输出后一级扫描信号，实现单级GOA单元控制两级电路正向扫描输出。
[0098]通过增加第二输出控制部分501、第二输出缓冲部分601可以达到单级GOA单元控制两级电路正向扫描输出的效果，并且所述第二输出控制部分501与输出控制部分500共用一个驱动输出端ST (N)，通过驱动输出端ST (N)共用可减少TFT数目，实现超窄边框或无边框的设计。
[0099]综上所述，本发明的一种低温多晶硅半导体薄膜晶体管GOA电路，用于正向扫描传输，第N级GOA单元采用多个N型晶体管与多个P型晶体管，包括传输部分、传输控制部分、资料存储部分、数据清除部分、输出控制部分、及输出缓冲部分。所述传输部分具有传输闸；所述传输控制部分具有或非门逻辑单元、反相器、与传输闸；所述资料存储部分具有时序反相器、反相器；所述输出控制部分具有与非门逻辑单元、反相器；所述输出缓冲部分具有反相器；采用传输闸进行上下级传输信号，采用或非门逻辑单元和与非门逻辑单元对信号进行转换，用时序反相器和反相器对信号进行储存和传输，解决了 LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题以及单一型GOA电路的TFT漏电的问题，优化了电路的性能；通过设置第二输出控制部分与第二输出缓冲部分，实现共用驱动输出端，使得单级GOA单元控制两级电路正向扫描输出，可减少TFT数目，实现超窄边框或无边框的设计。
[0100]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
【权利要求】
1.一种低温多晶娃薄膜晶体管⑶八电路，其特征在于，用于正向扫描传输，包括级联的多个⑶八单元，设~为正整数，第財及⑶八单元采用多个~型晶体管与多个？型晶体管，所述第~级⑶八单元包括:传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)及输出缓冲部分￠00)； 所述传输部分(100)电性连接于第一低频信号⑴0〉、第二低频信号(0⑴、所述第~级⑶八单元的前一级第.1级⑶八单元的驱动输出端(31-1))与所述资料存储部分(300)；所述传输控制部分(200)电性连接于所述第~级⑶八单元的后一级第奸1级⑶八单元的驱动输出端(31+1))、所述第~级⑶八单元的前一级第.1级⑶八单元的驱动输出端(31⑶-1))、第1-2级时序信号(0((1-2))、电源高电位⑶、电源低电位(1)与资料存储部分(300)；所述资料存储部分(300)电性连接于所述传输部分(100)、传输控制部分(200).数据清除部分(400).电源高电位(?)与电源低电位(0 ；所述数据清除部分(400)电性连接于所述资料存储部分(300)、输出控制部分(500)、电源高电位(?)与复位信号端汊6860 ；所述输出控制部分(500)电性连接于所述数据清除部分(400)、输出缓冲部分(600)、驱动输出端(31(吣〉、时序信号(0((1))、电源高电位(?)与电源低电位仏)；所述输出缓冲部分(600)电性连于所述输出控制部分(500)、输出端￠(吣〉、电源高电位(?)与电源低电位仏)； 所述第一低频信号⑴0)相当于直流高电位，所述第二低频信号(0⑴相当于直流低电位； 所述传输部分(100)包括一第一？型晶体管(11),所述第一？型晶体管(11)的栅极电性连接于第二低频信号(1^)，源极电性连接于所述第~级⑶八单元的前一级第化1级⑶八单元的驱动输出端(31⑶-1)),漏极电性连接于第一节点(吣)；一第二 ~型晶体管012),所述第二 ~型晶体管(12)的栅极电性连接于第一低频信号⑴0),源极电性连接于所述第~级⑶八单元的前一级第化1级⑶八单元的驱动输出端(31⑶-1))，漏极电性连接于第一节点(剛)； 所述传输控制部分(200)包括: 一第五？型晶体管(15),所述第五？型晶体管(15)的栅极电性连接于所述第~级⑶八单元的前一级第化1级⑶八单元的驱动输出端(31⑶-1))，源极电性连接于电源高电位(?)，漏极电性连接于第六？型晶体管(16)的源极； 一第六？型晶体管(16),所述第六？型晶体管(16)的栅极电性连接于所述第~级⑶八单元的后一级第奸1级⑶八单元的驱动输出端(31⑶+1))，源极电性连接于第五？型晶体管(15)的漏极，漏极电性连接于第七~型晶体管(17)的源极； 一第七~型晶体管(打)，所述第七~型晶体管(17)的栅极电性连接于所述第~级⑶八单元的前一级第.1级⑶八单元的驱动输出端(31⑶-1))，源极电性连接于第六？型晶体管(16)的漏极，漏极电性连接于电源低电位(1)； 一第八~型晶体管(18),所述第八~型晶体管(18)的栅极电性连接于所述第~级⑶八单元的后一级第奸1级⑶八单元的驱动输出端(31⑶+1))，源极电性连接于第六？型晶体管(16)的漏极，漏极电性连接于电源低电位(1)； 一第九？型晶体管(19),所述第九？型晶体管(19)的栅极电性连接于第六？型晶体管(16)的漏极，源极电性连接于电源高电位⑶，漏极电性连接于第十~型晶体管(110)的源极； 一第十~型晶体管(110),所述第十~型晶体管(110)的栅极电性连接于第六？型晶体管(16)的漏极，源极电性连接于第九？型晶体管(19)的漏极，漏极电性连接于电源低电位(1)； 一第十一？型晶体管(111),所述第十一？型晶体管(111)的栅极电性连接于第六？型晶体管(16)的漏极，源极电性连接于第十二 ~型晶体管(112)的源极，漏极电性连接于第1-2级时序信号(0((1-2))； 一第十二 ~型晶体管(112),所述第十二 ~型晶体管(112)的栅极电性连接于第九？型晶体管(19)的漏极，源极电性连接于第十一？型晶体管(111)的源极，漏极电性连接于第1-2级时序信号(0((1-2))； 所述资料存储部分(300)包括: 一第十三~型晶体管(113),所述第十三~型晶体管(113)的栅极电性连接于第十一？型晶体管(111)的源极，源极电性连接于第十四？型晶体管(114)的漏极，漏极电性连接于电源低电位(1)； 一第十四？型晶体管(114),所述第十四？型晶体管(114)的栅极电性连接于第十一？型晶体管(111)的源极，源极电性连接于电源高电位(?)，漏极电性连接于第十三~型晶体管(113)的源极； 一第十五？型晶体管(115),所述第十五？型晶体管(115)的栅极电性连接于第十三~型晶体管(113)的源极，源极电性连接于电源高电位(?)，漏极电性连接于第十六？型晶体管(116)的源极； 一第十六？型晶体管(116),所述第十六？型晶体管(116)的栅极电性连接于第一节点(吣)，源极电性连接于第十五？型晶体管(115)的漏极，漏极电性连接于第十七~型晶体管(117)的源极； 一第十七~型晶体管(117),所述第十七~型晶体管(117)的栅极电性连接于第一节点(吣)，源极电性连接于第十六？型晶体管(116)的漏极，漏极电性连接于第十八~型晶体管(118)的源极； 一第十八~型晶体管(118),所述第十八~型晶体管(118)的栅极电性连接于第十一？型晶体管(111)的源极，源极电性连接于第十七~型晶体管(117)的漏极，漏极电性连接于电源低电位(1)； 所述数据清除部分(400)包括: 一第二十三？型晶体管(123),所述第二十三？型晶体管(123)的栅极电性连接于复位信号端，源极电性连接于电源高电位(?)，漏极电性连接于第十六？型晶体管0116)的漏极； 所述输出控制部分(500)包括: 一第二十四？型晶体管(124),所述第二十四？型晶体管(124)的栅极电性连接于第十六？型晶体管(116)的漏极，源极电性连接于电源高电位(?)，漏极电性连接于驱动输出端(姉))； 一第二十五~型晶体管(125),所述第二十五~型晶体管(125)的栅极电性连接于第十六？型晶体管(116)的漏极，源极电性连接于驱动输出端(31(吣)，漏极电性连接于电源低电位(1)； 一第二十六？型晶体管(126),所述第二十六？型晶体管(126)的栅极电性连接于驱动输出端(31(吣)，源极电性连接于电源高电位(?)，漏极电性连接于第二十九~型晶体管(129)的源极； 一第二十七~型晶体管(127),所述第二十七~型晶体管(127)的栅极电性连接于驱动输出端(31(吣)，源极电性连接于第二十九~型晶体管(129)的漏极，漏极电性连接于电源低电位(1)； 一第二十八？型晶体管(128),所述第二十八？型晶体管(128)的栅极电性连接于时序信号(0((1)),源极电性连接于电源高电位(?)，漏极电性连接于第二十九~型晶体管0129)的源极； 一第二十九~型晶体管(129),所述第二十九~型晶体管(129)的栅极电性连接于时序信号(0((1)),源极电性连接于第二十六？型晶体管(126)的漏极，漏极电性连接于第二十七~型晶体管(127)的源极； 所述输出缓冲部分(600)包括: 一第三十？型晶体管(130),所述第三十？型晶体管(130)的栅极电性连接于第二十九~型晶体管(129)的源极，源极电性连接于电源高电位(?)，漏极电性连接于第三十一 ~型晶体管(131)的源极； 一第三十一 ~型晶体管(131),所述第三十一 ~型晶体管(131)的栅极电性连接于第二十九~型晶体管(129)的源极，源极电性连接于第三十？型晶体管(130)的漏极，漏极电性连接于电源低电位(1)； 一第三十二？型晶体管(132),所述第三十二？型晶体管(132)的栅极电性连接于第三十？型晶体管(130)的漏极，源极电性连接于电源高电位(?)，漏极电性连接于第三十三~型晶体管(133)的源极； 一第三十三~型晶体管(133),所述第三十三~型晶体管(133)的栅极电性连接于第三十？型晶体管(130)的漏极，源极电性连接于第三十二？型晶体管(132)的漏极，漏极电性连接于电源低电位(1)； 一第三十四？型晶体管(134),所述第三十四？型晶体管(134)的栅极电性连接于第三十二？型晶体管(132)的漏极，源极电性连接于电源高电位(?)，漏极电性连接于输出端議)； 一第三十五~型晶体管(135),所述第三十五~型晶体管(135)的栅极电性连接于第三十二？型晶体管(132)的漏极，源极电性连接于输出端￠(吣)，漏极电性连接于电源低电位仏)。
2.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述⑶八电路还包括第二输出控制部分(501),第二输出缓冲部分(601)； 所述第二输出控制部分(501)电性连接于输出控制部分(500)、驱动输出端(31(吣〉、第1+1级时序信号(0((1+1))、电源高电位⑶与电源低电位㈦；所述第二输出缓冲部分(601)电性连接于所述第二输出控制部分(501),第奸1级⑶八单元的输出端的⑶+1”、电源高电位⑶与电源低电位(1)； 所述第二输出控制部分(501)包括: 一第三十六？型晶体管(136),所述第三十六？型晶体管(136)的栅极电性连接于驱动输出端(31(吣)，源极电性连接于电源高电位(?)，漏极电性连接于第三十九~型晶体管(139)的源极； 一第三十七~型晶体管(137),所述第三十七~型晶体管(137)的栅极电性连接于驱动输出端(31(吣)，源极电性连接于第三十九~型晶体管(139)的漏极，漏极电性连接于电源低电位(1)； 一第三十八？型晶体管(138),所述第三十八？型晶体管(138)的栅极电性连接于第1+1级时序信号(0((1+1)),源极电性连接于电源高电位(?)，漏极电性连接于第三十九~型晶体管(139)的源极； 一第三十九~型晶体管(139),所述第三十九~型晶体管(139)的栅极电性连接于第1+1级时序信号(0((1+1)),源极电性连接于第三十六？型晶体管(136)的漏极，漏极电性连接于第三十七~型晶体管(137)的源极； 所述第二输出缓冲部分(601)包括: 一第四十？型晶体管(140),所述第四十？型晶体管(140)的栅极电性连接于第三十九~型晶体管(139)的源极，源极电性连接于电源高电位(?)，漏极电性连接于第四十一 ~型晶体管(141)的源极； 一第四十一 ~型晶体管(141),所述第四十一 ~型晶体管(141)的栅极电性连接于第三十九~型晶体管(139)的源极，源极电性连接于第四十？型晶体管(140)的漏极，漏极电性连接于电源低电位(1)； 一第四十二？型晶体管(142),所述第四十二？型晶体管(142)的栅极电性连接于第四十？型晶体管(140)的漏极，源极电性连接于电源高电位(?)，漏极电性连接于第四十三~型晶体管(143)的源极； 一第四十三~型晶体管(143),所述第四十三~型晶体管(143)的栅极电性连接于第四十？型晶体管(140)的漏极，源极电性连接于第四十二？型晶体管(142)的漏极，漏极电性连接于电源低电位(1)； 一第四十四？型晶体管(144),所述第四十四？型晶体管(144)的栅极电性连接于第四十二？型晶体管(142)的漏极，源极电性连接于电源高电位(?)，漏极电性连接于第奸1级⑶八单元的输出端(6(^+1))； 一第四十五~型晶体管(145),所述第四十五~型晶体管(145)的栅极电性连接于第四十二？型晶体管(142)的漏极，源极电性连接于第奸1级⑶八单元的输出端￠(^+1)),^极电性连接于电源低电位(1)。
3.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述⑶八电路的第一级连接关系中，所述第一？型晶体管(11)的源极、第二 ~型晶体管(12)的源极、第五？型晶体管(15)的栅极、第七~型晶体管(17)的栅极均电性连接于电路的启动信号端(317)。
4.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述⑶八电路的最后一级连接关系中，所述第六？型晶体管(16)的栅极、第八~型晶体管(18)的栅极均电性连接于电路的启动信号端(^!^)。
5.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述传输部分(100)中第一？型晶体管(11)和第二 ~型晶体管(12)构成一传输闸，用于将第.1级⑶八单元的驱动输出信号31⑶-1)正向传输至资料存储部分(300).
6.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述传输控制部分(200)中第五？型晶体管(15)、第六？型晶体管(16)、第七~型晶体管(17)、第八~型晶体管(18)构成或非门逻辑单元；第九？型晶体管(…)、第十~型晶体管(110)构成反相器；第十一？型晶体管(111)和第十二 ~型晶体管(112)构成传输闸；所述传输控制部分(200)用于控制第1-2级时序信号(0((1-2)),并将其传输到资料存储部分(300)。
7.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述资料存储部分(300)中第十五？型晶体管(115)、第十六？型晶体管(116)、第十七~型晶体管(117)、第十八~型晶体管(118)构成时序反向器；第十三~型晶体管(113).第十四？型晶体管0114)构成反向器；所述资料存储部分(300)用于对由第.1级⑶八单元的驱动输出端(31⑶-1))和第1-2级时序信号(0((1-2))传入的信号进行存储和传输。
8.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述数据清除部分(400)用于对电路的驱动输出端(31(吣)电位的适时清除。
9.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述输出控制部分(500)中第二十六？型晶体管(126)、第二十七~型晶体管(127)、第二十八？型晶体管(128),第二十九~型晶体管(129)构成与非门逻辑单元；第二十四？型晶体管(124),第二十五~型晶体管(125)构成反向器；所述输出控制部分(500)用于对输出端扣(吣)输出的扫描信号进行控制，输出符合时序的扫描信号。
10.如权利要求1所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述输出缓冲部分￠00)中第三十？型晶体管(130)和第三^^一 ~型晶体管(131),第三十二？型晶体管(132)和第三十三~型晶体管(133),第三十四？型晶体管(134)和第三十五~型晶体管(135)分别构成三个反向器，用于对经过时序调整的扫描信号进行调整，同时增强带负载能力。
11.如权利要求2所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述第二输出控制部分(501)中第三十六？型晶体管(136),第三十七~型晶体管(137),第三十八？型晶体管(138),第三十九~型晶体管(139)构成与非门逻辑单元，用于对第奸1级⑶八单元的输出端(6(^+1))输出的扫描信号进行控制，输出符合时序的扫描信号；所述第二输出缓冲部分￠01)中第四十？型晶体管(140)和第四十一 ~型晶体管(141),第四十二？型晶体管(142)和第四十三~型晶体管(143),第四十四？型晶体管(144)和第四十五~型晶体管(145)分别构成三个反向器，用于对经过时序调整的扫描信号进行调整，同时增强带负载能力；所述第二输出控制部分(501)和第二输出缓冲部分￠01)依据驱动输出端(31(吣)的输出信号与第1+1级时序信号(1(1+1)),由第奸1级⑶八单元的输出端(6(^+1))输出后一级扫描信号，实现单级⑶八单元控制两级电路正向扫描输出。
12.如权利要求2所述的低温多晶硅薄膜晶体管⑶八电路，其特征在于，所述时序信号(01((1))包括四组时序信号:第一时序信号(1(1))、第二时序信号(0((2))、第三时序信号(0((3))、第四时序信号(0((4)),当所述时序信号(0((1))为第一时序信号(0((1))时，所述第1-2级时序信号(0((1-2))为第三时序信号(0((3)),当所述时序信号(0((1))为第二时序信号(1(2))时，所述第1-2级时序信号(0((1-2))为第四时序信号(0((4)),当所述时序信号妳⑶)为第四时序信号(1(4)),所述第1+1级时序信号(0((1+1))为第一时序信号(01((1))0
【文档编号】G09G3/36GK104464659SQ201410610549
【公开日】2015年3月25日 申请日期:2014年11月3日 优先权日:2014年11月3日
【发明者】肖军城 申请人:深圳市华星光电技术有限公司