移位寄存器电路及其驱动方法、栅极驱动电路和显示面板与流程

本发明涉及显示技术领域，尤其涉及移位寄存器电路及其驱动方法、栅极驱动电路、显示面板和显示装置。

背景技术：

阵列基板行驱动（goa，即gatedriveronarray）电路或移位寄存器电路广泛应用于显示产品中。goa电路集成在阵列基板上与阵列基板上的其他显示电器元件同时制备，可降低显示产品的成本。

在相关技术的goa电路中，为了增加移位寄存器中晶体管（以p型晶体管为例）的驱动能力或输出能力，使之重复开启或接通，通常需要拉低晶体管栅极的电压。这时，由于邻近电器元件电位的波动有可能造成晶体管栅极的电压不稳定，从而影响晶体管的驱动波形的稳定性，进而可能影响整个goa电路输出波形的稳定性。

技术实现要素：

本发明的目的是克服相关技术的缺陷中至少一种。

根据本发明的第一方面，提供了一种移位寄存器电路，包括：输入端，配置成接收输入信号；第一参考电压端，配置成被施加第一参考电压；第二参考电压端，配置成被施加第二参考电压；第一时钟端，配置成接收第一时钟信号；第二时钟端，配置成接收第二时钟信号；输出端，配置成输出输出信号；输入电路，配置成响应于第一时钟信号，控制输入端与第一节点的通断以及第一参考电压端与第二节点的通断，并且响应于第一节点的电位，控制第一时钟端与第二节点的通断；第一控制电路，配置成响应于所述输入信号和所述第二时钟信号，控制第一节点和第三节点的通断；第二控制电路，配置成响应于第二节点的电位和所述第二时钟信号，控制第二参考电压端与第一节点的通断；第三控制电路，配置成响应于所述第一节点的电位，控制第二参考电压端和第四节点的通断，以及响应于所述第二节点的电位和第二时钟信号，控制第二时钟端和第四节点的通断；输出电路，配置成响应于所述第三节点的电位，控制所述第一参考电压端和所述输出端的通断，以及响应于所述第四节点的电位，控制所述第二参考电压端和所述输出端的通断。

在根据本发明的移位寄存器电路的一些实施例中，所述第一控制电路被进一步配置成响应于第三节点处于有效电位、输入信号有效且第二时钟信号有效，使第一节点和第三节点断开。

在根据本发明的移位寄存器电路的一些实施例中，输入电路包括：第一晶体管，其栅极连接到所述第一时钟端，其第一电极连接到输入端，并且其第二电极连接到第一节点；第二晶体管，其栅极连接到所述第一节点，其第一电极连接到第一时钟端，并且其第二电极连接到第二节点；第三晶体管，其栅极连接到所述第一时钟端，其第一电极连接到第一参考电压端，并且其第二电极连接到第二节点。

在根据本发明的移位寄存器电路的一些实施例中，第一控制电路包括：第四晶体管，其栅极连接到第一参考电压端，其第一电极连接到第一节点，并且其第二电极连接到第三节点；第五晶体管，其栅极连接到输入端，其第一电极连接到第五节点，并且其第二电极连接到第一节点；第一电容器，其连接在第二时钟端与第五节点之间；以及第二电容器，其连接在第三节点与第二时钟端之间。

在根据本发明的移位寄存器电路的一些实施例中，第二控制电路包括第六晶体管和第七晶体管，其中第六晶体管栅极连接到第二节点，其第一电极连接到第二参考电压端，并且其第二电极连接第七晶体管的第一电极；第七晶体管的栅极连接到第二时钟端，其第一电极连接到第六晶体管的第二电极，并且其第二电极连接到第一节点。

在根据本发明的移位寄存器电路的一些实施例中，第三控制电路包括：第八晶体管，其栅极连接到第二节点，其第一电极连接到第二时钟端，其第二电极连接第六节点；第九晶体管，其栅极连接到第二时钟端，其第一电极连接到第六节点，并且其第二电极连接到第四节点；第十晶体管，其栅极连接到第一节点，其第一电极连接到第二参考电压端，并且其第二电极连接到第四节点。

在根据本发明的移位寄存器电路的一些实施例中，输出电路包括：第十一晶体管，其栅极连接到第四节点，其第一电极连接到第二参考电压端，并且其第二电极连接到输出端；第十二晶体管，其栅极连接到第三节点，其第一电极连接到第一参考电压端，并且其第二电极连接到输出端。

在根据本发明的移位寄存器电路的一些实施例中，输出电路进一步包括第三电容器，其连接在第四节点与第二参考电压端之间。

在根据本发明的移位寄存器电路的一些实施例中，第三控制电路进一步包括：第十三晶体管，其栅极连接到第一参考电压端，其第一电极连接到第二节点，并且其第二电极连接到第七节点；以及第四电容器，其连接在第六节点与第七节点之间。

在根据本发明的移位寄存器电路的一些实施例中，输入电路、输出电路、第一控制电路、第二控制电路和第三控制电路各自包括的晶体管为单栅极晶体管。可选地，所述晶体管可以均为n型晶体管或者均为p型晶体管。

根据本发明的第二方面，提供一种栅极驱动电路，包括n个级联的如根据本发明一些实施例的移位寄存器电路，n为大于等于2的整数，其中在所述n个移位寄存器电路中，第m个移位寄存器电路的输出端连接到第m+1个移位寄存器电路的输入端，m为整数且1≤m<n。

根据本发明的第三方面，提供一种显示面板，包括：第一参考电压线，配置成传送第一参考电压；第二参考电压线，配置成传送第二参考电压；第一时钟线和第二时钟线，配置成传送第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号具有相反的相位；以及根据本发明一些实施例的栅极驱动电路，其中所述n个移位寄存器电路的各第一参考电压端连接到第一参考电压线，其中所述n个移位寄存器电路的各第二参考电压端连接到第二参考电压线，其中所述n个移位寄存器电路中的第2k-1个移位寄存器电路的第一时钟端和第2k个移位寄存器电路的第二时钟端连接到第一时钟线，并且其中所述n个移位寄存器电路中的第2k-1个移位寄存器电路的第二时钟端和第2k个移位寄存器电路的第一时钟端连接到第二时钟线，k为正整数且2k≤n。

根据本发明的第四方面，提供一种显示装置，包括：如根据本发明一些实施例的显示面板；时序控制器，其被配置成控制所述显示面板的操作，其中时序控制器被配置成向第一时钟线和第二时钟线分别供应第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号具有相反的相位；以及电压生成器，其被配置成在时序控制器的控制下向第一参考电压线和第二参考电压线分别供应第一参考电压和第二参考电压。

根据本发明的第五方面，提供一种驱动根据本发明一些实施例所述的移位寄存器电路的方法，包括：向输入端提供输入信号；向第一时钟端和第二时钟端分别提供第一时钟信号和第二时钟信号；向所述第一参考电压端和所述第二参考电压端分别供应所述第一参考电压和所述第二参考电压，其中所述第一参考电压和所述第二参考电压处于不同的电位；以及响应于所述输入信号、所述第一时钟信号、所述第二时钟信号、所述第一参考电压和所述第二参考电压，由所述移位寄存器电路执行下述操作：由所述输出端输出所述输出信号。

在根据本发明的移位寄存器电路的驱动方法的一些实施例中，所述第一参考电压处于有效电压水平且第二参考电压处于无效电压水平，并且所述由所述移位寄存器电路执行的操作进一步包括由第一控制电路执行下述操作：响应于所述第三节点处于有效电位、所述输入信号有效且所述第二时钟信号有效，使所述第一节点和所述第三节点断开。

附图说明

根据以下详细描述和附图，将容易理解本发明的各个不同的方面、特征和优点，在附图中：

图1示意性示出根据本发明一些实施例的移位寄存器电路的结构框图；

图2示意性示出根据本发明一些实施例的用于图1所示的移位寄存器电路的示例电路的电路图；

图3示意性示出用于图2所示的示例移位寄存器电路的示例时序图；

图4示意性示出根据本发明另一些实施例的用于图1所示的移位寄存器电路的示例电路的电路图；

图5示意性示出基于图2的移位寄存器电路的栅极驱动电路的框图；以及

图6示意性示出根据本发明一些实施例的显示装置的框图。

应当指出，上述附图仅仅是示意性的和说明性的，且并不一定按照比例绘制。

具体实施方式

下面将参照附图更详细地描述本发明的若干个实施例以便使得本领域技术人员能够实现本发明。然而，本发明可以体现为许多不同的形式并且不应被解释为局限于本文所阐述的实施例。相反，提供这些实施例以使得本发明全面且完整，并将充分地向本领域技术人员传达本发明的范围。所述实施例并不限定本发明。

将理解的是，尽管术语第一、第二、第三等在本文中可以用来描述各种元件、部件和/或部分，但是这些元件、部件和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件或部分与另一个元件、部件或部分相区分。因此，下面讨论的第一元件、部件或部分可以被称为第二元件、部件或部分而不偏离本发明的教导。

本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本发明。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合。

将理解的是，当元件被称为“连接到另一个元件”或“耦合到另一个元件”时，其可以直接连接到另一个元件或直接耦合到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接到另一个元件”或“直接耦合到另一个元件”时，没有中间元件存在。

除非另有定义，本文中使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。

图1示意性示出根据本发明一些实施例的移位寄存器电路100的框图。参考图1，移位寄存器电路100包括配置用于接收输入信号的输入端in、配置用于被施加第一参考电压的第一参考电压端vgl、配置用于被施加第二参考电压的第二参考电压端vgh、配置用于接收第一时钟信号的第一时钟端ck、配置用于接收第二时钟信号的第二时钟端cb、以及配置用于输出输出信号的输出端out。如图1所示，移位寄存器电路100还包括被图示为方块的输入电路110、第一控制电路120、第二控制电路130、第三控制电路140以及输出电路150。

输入电路110可以配置成响应于在第一时钟端ck接收的第一时钟信号，控制输入端in与第一节点n1的通断以及第一参考电压端vgl与第二节点n2的通断，并且响应于第一节点n1的电位，控制第一时钟端ck与第二节点n2的通断。具体而言，例如输入电路110可以被配置成响应于在第一时钟端ck接收的第一时钟信号有效，将输入信号输入到第一节点n1并将第一参考电压输入到第二节点n2，并且响应于第一节点n1处于有效电位，将第一时钟信号输入到第二节点n2。

第一控制电路120可以配置成响应于从输入端in接收的输入信号和从第二时钟端cb接收的第二时钟信号，控制第一节点n1和第三节点n3的通断。具体而言，例如第一控制电路120可以配置成在第三节点n3处于有效电位时响应于从输入端in接收的输入信号有效且在第二时钟端cb接收的第二时钟信号有效，使第一节点n1和第三节点n3断开。

第二控制电路130可以配置成响应于第二节点n2的电位和在第二时钟端cb接收的第二时钟信号，控制第二参考电压端vgh与第一节点n1的通断。具体而言，例如第二控制电路130可以被配置成响应于第二节点n2处于有效电位且在第二时钟端cb接收的第二时钟信号有效，将第二参考电压端vgh与第一节点n1导通。

第三控制电路140可以配置成响应于第一节点n1的电位，控制第二参考电压端vgh和第四节点n4的通断，以及响应于第二节点n2的电位和在第二时钟端cb接收的第二时钟信号，控制第二时钟端cb和第四节点n4的通断。具体而言，例如第三控制电路140可以配置成响应于第二节点n2处于有效电位且在第二时钟端cb接收的第二时钟信号有效，将第二时钟端cb与第四节点n4导通，并且响应于第一节点n1处于有效电位，将第二参考电压端vgh与第四节点n4导通。

输出电路150可以配置成响应于第三节点n3的电位，控制第一参考电压端vgl和输出端out的通断，以及响应于第四节点n4的电位，控制第二参考电压端vgh和输出端out的通断。具体而言，例如输出电路150可以配置成响应于第三节点n3处于有效电位，将第一参考电压端vgl与输出端out导通，以及响应于第四节点n4处于有效电位，将第二参考电压端vgh与输出端out导通。

如本文使用的术语“有效电位”是指所涉及的电路元件（例如，晶体管）被启用所处的电位，例如施加在晶体管栅极的且使晶体管导通、即使源极和漏极导通的电位。如本文使用的术语“无效电位”是指所涉及的电路元件被禁用所处的电位，例如施加在晶体管栅极的、且使晶体管截止、即使源极和漏极断开的电位。对于n型晶体管而言，有效电位是高电位，并且无效电位是低电位。对于p型晶体管而言，有效电位是低电位，并且无效电位是高电位。将理解的是，有效电位或无效电位并不意图是指某一个具体的电位，而是可以包括一个电位的范围。另外，术语“电平电压”、“电压电平”、“电压水平”等意图与“电位”可互换地使用。

在本文中，时钟信号有效是指相应的时钟端处于“有效电位”，即使得涉及电路元件（例如，晶体管）被启用所处的电位，并且时钟信号无效是指相应的时钟端处于“无效电位”，即所涉及的电路元件被禁用所处的电位。对于本发明的一些实施例而言，时钟信号有效是指相应的时钟端处于低电位，而时钟信号无效是指相应的时钟端处于高电位。

容易理解的是，在图1所示的根据本发明一些实施例的移位寄存器电路100中，在第一控制电路120中，在第三节点n3处于有效电位、在第二时钟端cb接收的第二时钟信号有效且输入端in处于有效电位时，能够使第一节点n1与第三节点n3完全断开，而在其他时间，保持第一节点n1与第三节点n3导通。这样，在保证整个移位寄存器电路100正常工作的同时，在需要保持第三节点n3稳定地处于有效电位时，第一节点n1与第三节点n3能够完全断开，从而使得二者电位完全独立，互不影响，避免第一节点n1邻近电器元件的电位波动破坏第三节点n3的电位的稳定性。另外，由于第三节点n3与输出电路150相连，因此，保持第三节点n3的电位稳定，可以保证输出电路150中与第三节点相关的晶体管的工作稳定，改善整个移位寄存器电路100的输出波形的稳定性，从而保证了输出端out的输出脉冲的质量。

更具体地，第一控制电路120，在第三节点n3处于有效电位、在输入端in处于有效电位且在第二时钟端cb接收的第二时钟信号有效时，使第一节点n1与第三节点n3断开（或完全截止），可以避免相关技术中因晶体管非完全截止而形成的漏电流对第三节点n3处电位的不良影响，从而确保输出电路150中的晶体管被充分且稳定地开启，保证输出波形的稳定性和输出脉冲质量。

图2示意性示出如图1所示的移位寄存器电路100的第一示例电路200的电路结构。下面参考图2描述移位寄存器电路200的第一示例配置。

输入电路110包括第一晶体管t1、第二晶体管t2和第三晶体管t3。第一晶体管t1具有连接到第一时钟端ck的栅极、连接到输入端in的第一电极、以及连接到第一节点n1的第二电极。第二晶体管t2具有连接到第一节点n1的栅极、连接到第一时钟端ck的第一电极、以及连接到第二节点n2的第二电极。第三晶体管t3具有连接到第一时钟端ck的栅极，连接到第一参考电压端vgl的第一电极、以及连接到第二节点n2的第二电极。

第一控制电路120包括第四晶体管t4、第五晶体管t5、第一电容器c1和第二电容器c2。第四晶体管t4具有连接到第一参考电压端vgl的栅极、连接到第一节点n1的第一电极、以及连接到第三节点n3的第二电极。第五晶体管t5具有连接到输入端in的栅极、连接到第五节点n5的第一电极、以及连接到第一节点n1的第二电极。第一电容器c1连接在第二时钟端cb与第五节点n5之间。第二电容器c2连接在第二时钟端cb与第三节点n3之间。

第二控制电路130包括第六晶体管t6和第七晶体管t7，其中第六晶体管t6具有连接到第二节点n2的栅极、连接到第二参考电压端vgh的第一电极，第七晶体管t7具有连接到第二时钟端cb的栅极、连接到第一节点n1的第二电极，且第六晶体管t6的第二电极与第七晶体管t7第一电极相互连接。

第三控制电路140包括第八晶体管t8、第九晶体管t9和第十晶体管t10。第八晶体管t8具有连接到第二节点n2的栅极、连接到第二时钟端cb的第一电极、以及连接到第六节点n6的第二电极。第九晶体管t9具有连接到第二时钟端cb的栅极、连接到的第六节点n6的第一电极、以及连接到第四节点n4的第二电极。第十晶体管t10具有连接到第一节点n1的栅极、连接到第二参考电压端vgh的第一电极、以及连接到第四节点n4的第二电极。

输出电路120包括第十一晶体管t11和第十二晶体管t12。第十一晶体管t11具有连接到第四节点n4的栅极、连接到第二参考电压端vgh的第一电极、以及连接到输出端out的第二电极。第十二晶体管t12具有连接到第三节点n3的栅极，连接到第一参考电压端vgl的第一电极、以及连接到输出端out的第二电极。

可选地，如图2所示，输入电路还可以包括第三电容器c3，其连接在第二参考电压端vgh与第四节点n4之间。第三电容器c3的存在是有利的，因为第四节点n4处的电位可以借助于电容器c3的储能作用来维持稳定，以使得第十一晶体管t11的状态稳定，从而保证输出波形的稳定。

需要说明的是，本发明所提到的晶体管并不仅限于单个晶体管，其可以是多个晶体管的串联。在本发明的实施例中，术语“第n晶体管”包括一个晶体管为例进行示意，且上述晶体管可以均为p型晶体管或者均为n型晶体管。在根据本发明的一些实施例中，当上述晶体管均为p型晶体管时，术语“晶体管的第一电极”具体为源极，“晶体管的第二电极”具体为漏极。而当上述晶体管均为n型晶体管时，术语“第一电极”为漏极，并且术语“第二电极”为源极。本发明实施例以各晶体管为p型晶体管为例进行说明，其栅极开启电压为低电平电压，关断电压为高电平电压。虽然各晶体管被图示和描述为p型晶体管，但是n型晶体管是可能的。在n型晶体管的情况下，栅极开启电压具有高电平，并且栅极关断电压具有低电平。在各实施例中，各晶体管可以例如采取薄膜晶体管的形式，其典型地被制作使得它们的第一、第二电极可互换地使用。

图3示意性示出用于图2所示的示例移位寄存器电路200的示例时序图。在该示例中可以假定，第一参考电压端vgl和第二参考电压端vgh分别被施加低电平电压和高电平电压。

下面参考图3描述图2所示的示例电路200的操作过程。在下文中，以1表示高电平，并且以0表示低电平。如图3所示，电路200的操作过程包含5个阶段p1-p5，但是由于第一时钟端ck的时钟信号和第二时钟端cb的时钟信号并非完全同步变化，因此上述各阶段之间还存在四个小的时间间隔t1-t4。如图所示，第一时钟端ck和第二时钟端cb输出的第一时钟信号和第二时钟信号的波形中，高电平时间略大于低电平时间。

首先，结合图3分析在p1之前（输入脉冲到来之前）电路200的工作状态。如图3所示，在p1之前的各个时刻，in始终保持为0。当ck=0，cb=1时，第七晶体管t7和第四晶体管t4截止；第一晶体管t1导通并将输入端in的低电压传送到第一节点n1，因此，n1处于有效低电位。响应于n1处于低电位，第二晶体管t2和第十晶体管t10导通，并且分别将第一时钟端ck的低电压和第二参考电压端（vgh）的高电压传送到第二节点n2和第四节点n4，于是第二节点n2处于低电位且第四节点n4处于高电位。当ck由0变为1，cb维持1时，第一节点n1维持低电位，第十晶体管t10保持截止，于是第四节点n4维持高电位。因此，在p1之间的各个时刻，第四节点n4始终维持高电位且第一节点n1以及第三节点n3（由于第一参考电压端vgl被施加低电平电压，第四晶体管t4导通）始终处于低电位，这样第十一晶体管t11保持截止且第十二晶体管t12保持开启，从而确保输出端out输出低电压。

如图3所示，在p1阶段，in=1，ck=0，cb=1。由于ck=0且in=1，所以第一晶体管t1被开启并将来自输入端in的高电平电压传送到第一节点n1，使得第一节点n1被设定处于无效电位（高电位）；第三晶体管被开启并将第一参考电压端vgl的低电平传送到第二节点n2，使得第二节点n2被设定处于有效电位；并且第五晶体管t5截止。由于cb=1，第七晶体管t7和第九晶体管t9截止。相应地，由于n1处于无效电位，第二晶体管t2和第十晶体管t10截止。由于n2处于有效电位，第六晶体管t6和第八晶体管t8开启。

进而，由于第一参考电压端vgl被施加低电平电压，所以第四晶体管t4被开启，使得n1点的高电平电压传送到第三节点n3。这样第三节点n3与第一节点n1电位相同，处于无效电位（高电位），从而使得第十二晶体管t12截止。由于第九晶体管t9和第十晶体管t10截止，使得第四节点n4悬浮，保持上一时刻的电位，即高电位（基于上文的分析，第四节点n4在p1阶段之前保持高电位），从而第十一晶体管t11截止。因此，由于t11和t12都截止，输出端out的输出电压应当为前一时刻（p1之前的时刻）的输出电压，即低电平电压。

在时间间隔期间t1处，in=1，ck由0变为1，cb=1。这时，响应于ck=1，第一时钟信号无效，第一晶体管t1和第三晶体管t3截止；响应于cb=1，第二时钟信号保持无效，则第七晶体管t7、第九晶体管t9保持截止状态；响应于in=1，第五晶体管t5保持截止状态。相应地，第一节点n1保持上一阶段（p1阶段）的高电位（无效电位），从而第二晶体管t2和第十晶体管t10保持截止状态；于是，第二节点n2保持有效电位（低电位），且第四节点n4仍然处于悬浮状态，保持上一阶段（p1）的高电位，这样第十一晶体管t11仍然保持截止状态。由于第二时钟端cb保持高电平，第三节点n3也保持高电位状态，于是第十二晶体管t12仍然保持截止状态。因此，输出端out仍然输出前一阶段的低电平电压。

在p2阶段，in=1，ck=1，cb由1变为0。响应于ck=1，第一时钟信号无效，第一晶体管t1和第三晶体管t3保持截止状态；响应于in=1，第五晶体管t5保持截止状态；响应于cb=0，第二时钟信号有效（处于低电平），第七晶体管t7、第九晶体管t9被开启。相应地，第一节点n1保持上一阶段（p1阶段）的高电位（无效电位），从而第二晶体管t2和第十晶体管t10保持截止状态；第二节点n2保持有效电位（低电位），于是第六晶体管t6和第八晶体管t8保持开启状态。

由于cb由1变为0，即第二时钟端cb由高电平状态变为低电平状态，则由于连接在第二时钟端cb与第三节点n3之间的电容器c2的下拉作用（与电容器的自举作用的原理类似），第三节点n3的电压有可能被第二电容器c2拉低。但是同时，响应于第六晶体管t6和第七晶体管t7同时开启，则第二参考电压端vgh将与n1点导通，进而通过第四晶体管t4与第三节点n3导通，于是第二参考电压端vgh将会向第一节点n1和第三节点n3充电，使这两个节点始终处于高电位（因为第二参考电压端vgh被施加高电平电压），因此，第三节点n3的电位不会被第二电容器c2拉低。

容易理解，第六晶体管t6和第七晶体管t7的作用就是在n1点和n3点处于无效电位（即高电位）时由于第二时钟端cb电压变低使得n3的电位有可能被第二电容器c2拉低的情况下，利用第二参考电压端vgh的高电压向其充电，使之电位保持稳定，即处于高电位，以免影响输出端out的正常输出。

响应于第三节点n3处于无效电位，即高电位，第十二晶体t12保持截止状态。同时，响应于第八晶体管t8和第九晶体管t9同时开启，使得第二时钟端cb的低电平电压被传送至第四节点n4，于是第四节点n4被设定处于有效电位（即低电位），从而第十一晶体管t11被开启并将第二参考电压端vgh的高电压传送到输出端out。因此，响应于第十二晶体管t12截止且第十一晶体管t11开启，输出端out输出高电平电压。

在时间间隔t2处，in=1，ck=1，cb=由0变为1。这时，响应于ck=1，即第一时钟信号无效，第一晶体管t1和第三晶体管t3仍然保持截止；响应于in=1，第五晶体管t5保持截止状态。响应于cb=1，第二时钟信号变为无效（即高电平），第七晶体管t7、第九晶体管t9被截止。相应地，由于第一晶体管t1、第三晶体管t3和第五晶体管t5仍然保持截止，第一节点n1保持上一阶段（p2阶段）的无效电位（高电位），从而第二晶体管t2和第十晶体管t10仍然保持截止状态，于是第二节点n2保持上一阶段（p2阶段）的有效电位，即低电位。

响应于第九晶体管t9和第十晶体管t10被截止，第四节点n4处于悬浮状态，保持上一阶段（p2）的有效电位（低电位），这样第十一晶体管t11仍然保持开启状态；而第三节点n3与第一电位n1的电位相同都处于无效电位（高电位）（由于cb保持高电平，因此第二电容器c2不会拉低n3的电位），于是第十二晶体管t12仍然保持截止状态。因此，响应于第十一晶体管t11保持开启且第十二晶体管t12截止，输出端out仍然输出高电平电压。

在p3阶段，与p1阶段相同的是，in=1，ck由1变为0，cb=1。由于ck=0且in=1，所以第一晶体管t1被开启并将来自输入端in的高电平电压传送到第一节点n1，使得第一节点n1被设定处于无效电位（高电位）；第三晶体管t3被开启并将第一参考电压端vgl的低电平传送到第二节点n2，使得第二节点n2被设定处于有效电位（低电位）；并且第五晶体管t5仍然保持截止。由于cb=1，第七晶体管t7和第九晶体管t9截止。相应地，由于n1处于无效电位，第二晶体管t2和第十晶体管t10截止。由于n2处于有效电位，第六晶体管t6和第八晶体管t8开启。

进而，由于第一参考电压端vgl被施加低电平电压，所以第四晶体管t4被开启，使得n1点的高电平电压传送到第三节点n3。这样第三节点n3与第一节点n1电位相同，处于无效电位（高电位），从而使得第十二晶体管t12截止。由于第九晶体管t9和第十晶体管t10截止，使得第四节点n4悬浮，保持上一阶段（t2时段）的电位，即有效电位（低电位），从而第十一晶体管t11保持开启。因此，响应于第十一晶体管t11开启且第十二晶体管t12截止，输出端out仍然输出第二参考电压端vgh传送的高电平电压。

在时间间隔t3处，in=1，ck由0变为1，cb=1。这时，响应于ck=1，即第一时钟信号无效，第一晶体管t1、第三晶体管t3被截止；响应于cb=1，即第二时钟信号保持无效，第七晶体管t7、第九晶体管t9保持截止状态；响应于in=1，第五晶体管t5保持截止。

相应地，响应于第一晶体管t1被截止，第一节点n1保持上一阶段（p3阶段）的高电位（无效电位），从而第二晶体管t2和第十晶体管t10保持截止状态；响应于第三晶体管t3和第二晶体管t2被截止，第二节点n2保持上一阶段（p3）的有效电位（低电位），从而第八晶体管t8开启；以及响应于第九晶体管t9截止，第四节点n4仍然处于悬浮状态，保持上一阶段（p3）的低电位（有效电位），这样第十一晶体管t11保持开启状态。由于第二时钟端cb保持高电平1，n1和n3也保持高电位状态。尽管第五晶体管t5开启，但第一电容器c1并不会拉低n1节点的电压，且第二电容器c2也不会拉低第三节点n3的电压。于是，第十二晶体管t12仍然保持截止状态。因此，输出端out仍然输出第二参考电压端vgh传送的高电平电压。

在p4阶段，in由1变为0，ck=1，cb由1变为0。响应于ck=1，即第一时钟信号无效，第一晶体管t1和第三晶体管t3保持截止状态；响应于in=0，第五晶体管t5保持开启状态；响应于cb=0，第二时钟信号有效（处于低电平），第七晶体管t7、第九晶体管t9被开启。

相应地，响应于第一晶体管t1被截止，第一节点n1保持上一阶段（t3）的高电位（无效电位），从而第二晶体管t2和第十晶体管t10保持截止状态；响应于第三晶体管t3和第二晶体管t2截止，第二节点n2保持上一阶段的有效电位（低电位），于是第六晶体管t6和第八晶体管t8保持开启状态。

与p2阶段中所述类似，在p4阶段，由于cb由1变为0，即第二时钟端cb由高电平状态变为低电平状态，则由于连接在第二时钟端cb与第三节点n3之间的电容器c2的下拉作用（与电容器的自举作用的原理类似），第三节点n3的电压有可能被第二电容器c2拉低；而且由于第五晶体管t5被开启，第一节点n1与第五节点n5导通，因而，类似地由于第一电容器c1的下拉作用，第一节点n1（和第五节点n5）的电压有可能被第一电容器c1拉低。但同时，响应于第六晶体管t6和第七晶体管t7同时开启，第二参考电压端vgh将与n1点导通，进而通过第四晶体管t4（因为其栅极连接的第一参考电压端vgl为低电平电压）与n3点导通，于是第二参考电压端vgh将会向n1和n3点充电，即将高电平传送至n1和n3，使这两个节点始终处于高电位（因为vgh被施加高电平电压），因此，第一节点n1和第三节点n3的电位不会分别被第一电容器c1和第二电容器c2拉低。

如上所述，第六晶体管t6和第七晶体管t7的作用就是在第一节点n1和第三节点n3处于无效电位（即高电位）时由于第二时钟端cb的第二时钟信号变低使得其电位有可能分别被第一电容器c1和第二电容器c2拉低的情况下，向其充电，使二者电位保持稳定，即始终处于高电位，以免影响第二晶体管t2、第十晶体管t10和第十二晶体管t12的截止状态，进而避免对输出端out的正常输出造成影响。

于是，响应于第三节点n3处于无效电位，即高电位，第十二晶体管t12保持截止状态；同时响应于第八晶体管t8和第九晶体管t9同时开启，使得第二时钟端cb的低电平电压被传送至第四节点n4，于是第四节点n4被设定处于有效电位（即低电位），从而第十一晶体管t11被开启。相应地，响应于第十一晶体管t11开启且第十二晶体管t12截止，第二参考电压端vgh的将高电平电压被传送到输出端out，因而输出端out输出高电平电压。

在时间间隔t4处，in=0，ck=1，cb=由0变为1。这时，响应于ck=1，即第一时钟信号无效，第一晶体管t1和第三晶体管t3仍然保持截止；响应于in=0，第五晶体管t5被开启；响应于cb=1，第二时钟信号变为无效（即高电平），第七晶体管t7、第九晶体管t9被截止。相应地，由于第一晶体管t1、第三晶体管t3仍然保持截止，第一节点n1保持上一阶段（p4阶段）的无效电位（高电位），从而第二晶体管t2和第十晶体管t10仍然保持截止状态，于是第二节点n2保持上一阶段（p4阶段）的有效电位，即低电位。

响应于第九晶体管t9和第十晶体管t10被截止，第四节点n4处于悬浮状态，保持上一阶段（p5）的有效电位（低电位），这样第十一晶体管t11仍然保持开启状态；而第三节点n3与第一电位n1的电位相同都处于无效电位（高电位）（由于cb保持高电平，因此第二电容器c2不会拉低n3的电位，第一电容器c1也不会拉低n1点的电位），于是第十二晶体管t12仍然保持截止状态。因此，响应于第十一晶体管t11保持开启且第十二晶体管t12保持截止，输出端out仍然输出第二参考电压端vgh传送的高电平电压。

在p5阶段，in=0，cb=1，ck=由1变为0。响应于ck=0且in=0，第一晶体管t1被开启并将来自输入端in的低电平电压传送到第一节点n1，使得第一节点n1被设定处于有效电位（低电位）；第三晶体管t3被开启并将第一参考电压端vgl的低电平传送到第二节点n2，使得第二节点n2被设定处于有效电位（低电位）；并且第五晶体管t5被开启，将第一节点n1与第五节点n5导通。响应于cb=1，第七晶体管t7和第九晶体管t9保持截止。

响应于第一节点n1处于有效电位，第二晶体管t2导通且第十晶体管t10导通并将第二参考电压端vgh的高电平电压传送到第四节点n4，使得第四节点n4被设定处于无效电位（高电位），从而第十一晶体管t11截止。响应于第一参考电压端vgl的有效低电压，第四晶体管t4被开启并且将n1点的低电压传送到第三节点n3，使得n3处于低电位，于是第十二晶体管t12被开启。因此，响应于第十一晶体管t11截止且第十二晶体管t12开启，输出端out输出第一参考电压端vgl传送的低电平电压。

在p5之后的阶段，如图3所示，输入端in持续保持低电平电压，第一节点n1保持低电位，第二晶体管t2始终导通，因此第二节点n2的电压取决于第一时钟端ck的输出电平，即当第一时钟端ck输出高电平信号时，第二节点n2点电位为高。如图3所示，第一时钟端ck接收的第一时钟信号和第二时钟端cb接收的第二时钟信号波形大体相反，即第一时钟端ck的低电平信号时，第二时钟端cb输出高电平信号；且第二时钟端cb输出低电平信号时，第一时钟端ck输出高电平信号。这样，当第二时钟端cb输出低电平时，第一时钟端ck输出高电平，即第二节点n2处于高电位，于是第六晶体管t6和第七晶体管t7不可能同时导通。这样，保证了n1点和n3点不会被充入第二参考电压端vgh的高电压。

根据上面描述，第二晶体管t2的作用是控制晶体管t6的导通和截止，以保证在p5之后的阶段第一节点n1和第三节点n3保持低电位，免受第二参考电压端vgh传送的高电压的影响。

此外，在p5之后的阶段，根据上文分析，输入端in的输入脉冲保持有效，即低电平，使得第五晶体管t5保持导通；第一节点n1和第三节点n3处于有效电位，即低电位，以保证第十二晶体管t12的导通，输出端out输出低电平电压。于是，当第二时钟端cb输出的第二时钟信号由高电平变为低电平信号时（即有效时），由于电容器的降压作用（与自举作用类似），第二电容器c2将进一步拉低第三节点n3的电位，以使得第十二晶体管t12开启更充分，输出能力增强。这时，如果在图2的电路结构中去掉第一电容器c1和第五晶体管t5，则由于第三节点n3的电压被拉低，第一节点n1的电位要高于第三节点n3，于是第一节点n1上的电压会通过t12对第一节点n1节点充电（尽管t12可能由于第三节点n3电位降低而截止，但是这种截止并非完全断开，因为n4点电压高于n1，仍然可能有少量的漏电流流过t12），造成第十二晶体管t12栅极电压波动，影响电路输出波形的稳定性。

正是由于第一控制电路120中存在第一电容器c1，当第二时钟端cb输出的第二时钟信号由高电平变为低电平信号时（即有效时），第一电容器c1将会（与第二电容器c2拉低n3点的电位）同步拉低第一节点n1的电位。这时，由于n1和n3被同步拉低，电位相同，完全避免了漏电流流过t4，即t4完全截止（等同于完全断开），即第一节点n1不会向第三节点n3充电，保证第三节点n3电位的稳定，从而确保移位寄存器电路输出波形的稳定，改善电路的驱动品质。

图4示意性示出如图1所示的移位寄存器电路100的第二示例电路400的电路结构。如图4所示，移位寄存器电路100的第二示例电路400的结构与图2所示的第一示例电路200的结构基本相同，区别在于，在图4所示的第二示例电路400中，第三控制电路140还包括第十三晶体管t13和第四电容器c4，其中第四电容c4连接在第六节点n6与第七节点n7之间，而第十三晶体管t13的栅极连接到第一参考电压端vgl，其第一电极连接到第二节点n2，并且其第二电极连接到第七节点n7。

在根据本发明的一些实施例中，与第一电容器c1和第二电容器c2的作用类似，第四电容器c4的存在可以是有利的，因为当第七节点n7处的电位为低且第二时钟端cb的第二时钟信号变为有效（即由高电平变为低电平）（例如图3所示的p2阶段）时，第八晶体管t8和第九晶体管t9导通，这时可以借助于第四电容器c4的作用而将第七节点n7的电位拉得更低，以增强第八晶体管t8的驱动能力，使之开启或接通更充分。此外，在n2与n7之间增加晶体管t13的作用是在必要时（例如上述第七节点n7的电位被第四电容器c4拉低（低于n2的电位）时）将第七节点n7点与第二节点n2点隔离或断开，以避免第七节点n7的电位降低对第二节点n2造成影响，维持n2点的电位，减小跳变，从而保证第二晶体管t2的稳定性。

具体而言，在图3所示的p2阶段，第二时钟端cb输出的第二时钟信号由高变低，第二节点n2处于低电位，第十三晶体管t13响应于第一参考电压端vgl的低电压导通，因而第七节点n7也为低电位，第八晶体管t8和第九晶体管t9导通，于是第四电容器c4借助于电容器的作用将第七节点n7的电位拉得更低，以增强第八晶体管t8的驱动能力；这时，由于第七节点n7的电位降低（低于n2点电位），第十三晶体管t13一定程度上被截止以减小从第二节点n2到第七节点n7流过的漏电流，使得第二节点n2能够维持相对稳定的电位，减小跳变，以保证第二晶体管t2的稳定性。

图5示意性示出基于图2的移位寄存器电路的栅极驱动电路500的框图。如图5所示，栅极驱动器500包括n个级联的移位寄存器电路sr(1),sr(2),…,sr(n-1)和sr(n)，其中每一个移位寄存器电路可以采取如上面关于图2描述的移位寄存器电路200的形式。n可以是大于或等于2的整数。在栅极驱动器500中，除了第n个移位寄存器电路sr(n)之外，各移位寄存器电路中的每一个的输出端out连接到相邻下一个移位寄存器电路的输入端in。

栅极驱动器500中的n个移位寄存器电路sr(1),sr(2),…,sr(n-1)和sr(n)可以分别连接到n条栅线g[1],g[2],…,g[n-1]和g[n]。各移位寄存器电路中的每一个还可以连接到配置成传送第一参考电压的第一参考电压线vgl、可配置成传送第二参考电压的第二参考电压线vgh、配置成传送第一时钟信号和第二时钟信号的第一时钟线clka和第二时钟线clkb。特别地，移位寄存器电路sr(1),sr(2),…,sr(n-1)和sr(n)中的第2k-1个移位寄存器电路的第一时钟端ck和第2k个移位寄存器电路的第二时钟端cb连接到第一时钟线clka，并且移位寄存器电路sr(1),sr(2),…,sr(n-1)和sr(n)中的第2k-1个移位寄存器电路的第二时钟端cb和第2k个移位寄存器电路的第一时钟端ck连接到第二时钟线clkb，其中k为正整数且2k≤n。将理解的是，第一、第二时钟信号ck和cb以这样的方式被供应给移位寄存器电路sr(1),sr(2),…,sr(n-1)和sr(n)，使得移位寄存器电路中的每一个都以相同（但是被“时移”）的时序操作以便依次生成输出信号作为栅极开启脉冲。

图6示意性示出根据本发明一些实施例的显示装置600的框图。参考图6，显示装置600包括显示面板610、时序控制器620、栅极驱动器630、数据驱动器640和电压生成器650。栅极驱动器630可以采取上面关于图5所示的栅极驱动电路500的形式，并且在图5中示出的第一时钟线clka、第二时钟线clkb、第一参考电压线vgl和第二参考电压线vgh在图6中为了图示的方便被省略。

显示面板610连接至在第一方向d1上延伸的多个栅极线gl和在与第一方向d1交叉（例如，基本垂直）的第二方向d2上延伸的多个数据线dl。显示面板610包括以矩阵形式排列的多个像素（未示出）。所述像素中的每一个可电连接至栅极线gl中的对应一条栅极线和数据线dl中的对应一条数据线。显示面板610可以是液晶显示面板、有机发光二极管（oled）显示面板或任何其他合适类型的显示面板。

时序控制器620控制显示面板610、栅极驱动器630、数据驱动器640和电压生成器650的操作。时序控制器620从外部设备（例如，主机）接收输入图像数据rgbd和输入控制信号cont。输入图像数据rgbd可包括用于多个像素的多个输入像素数据。每个输入像素数据可包括用于多个像素中的对应一个的红色灰度数据r、绿色灰度数据g和蓝色灰度数据b。输入控制信号cont可包括主时钟信号、数据使能信号、垂直同步信号、水平同步信号等。时序控制器620基于输入图像数据rgbd和输入控制信号cont生成输出图像数据rgbd’、第一控制信号cont1和第二控制信号cont2。时序控制器620的实现方式是本领域已知的。时序控制器620可以以许多方式（例如诸如利用专用硬件）实现以便执行本文讨论的各种不同的功能。“处理器”是采用一个或多个微处理器的时序控制器620的一个示例，所述微处理器可以使用软件（例如微代码）进行编程以便执行本文讨论的各种不同的功能。时序控制器620可以在采用或者在不采用处理器的情况下实现，并且也可以实现为执行一些功能的专用硬件和执行其他功能的处理器的组合。时序控制器620的示例包括但不限于常规的微处理器、专用集成电路（asic）以及现场可编程门阵列（fpga）。

栅极驱动器630从时序控制器620接收第一控制信号cont1。第一控制信号cont1可以包括经由在图5中示出的第一、第二时钟线clka和clkb传送且具有相反相位的第一、第二时钟信号。栅极驱动器630基于第一控制信号cont1生成用于输出到栅极线gl的多个栅极驱动信号。栅极驱动器630可顺序地将多个栅极驱动信号施加至栅极线gl。

数据驱动器640从时序控制器620接收第二控制信号cont2和输出图像数据rgbd’。数据驱动器640基于第二控制信号cont2和输出图像数据rgbd’生成多个数据电压。数据驱动器640可将生成的多个数据电压施加至数据线dl。

电压生成器650向显示面板610、时序控制器620、栅极驱动器630、数据驱动器640以及潜在地另外的组件供应电力。具体地，电压生成器650被配置成在时序控制器620的控制下供应分别经由在图5中示出的第一参考电压线vgl和第二参考电压线vgh传送的第一参考电压和第二参考电压。电压生成器650的配置可以是本领域已知的。

在根据本发明的一些实施例中，栅极驱动器630和/或数据驱动器640可被设置在显示面板610上，或者可以借助例如带式载体封装（tapecarrierpackage，tcp）而连接至显示面板610。例如，栅极驱动器630可被集成在显示面板610中作为阵列基板行驱动（goa）电路。

显示装置600的示例包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪。

在本发明的一些实施例中，还提供一种驱动如图1所示的根据本发明一些实施例的移位寄存器电路100的方法，包括：向输入端in提供输入信号；向第一时钟端ck和第二时钟端cb分别提供第一时钟信号和第二时钟信号；向第一参考电压端vgl供应第一参考电压且向第二参考电压端vgh供应第二参考电压，其中第一参考电压和第二参考电压处于不同的电位；以及响应于输入信号、第一时钟信号、第二时钟信号、第一参考电压和第二参考电压，由移位寄存器电路100执行下述操作：由输出端out输出所述输出信号。

在根据本发明的上述驱动方法的一些实施例中，第一参考电压可以处于有效电压水平且第二参考电压可以处于无效电压水平，并且由移位寄存器电路100执行的操作可以具体包括由第一控制电路120执行如下操作：响应于第三节点n3处于有效电位、输入信号有效且第二时钟信号有效，使第一节点n1和第三节点n3断开。

利用上述根据本发明一些实施例的移位寄存器电路100的驱动方法，能够避免相关技术中因晶体管非完全截止而形成的漏电流对第三节点n3处电位的不良影响，从而确保输出电路150中的晶体管被充分且稳定地开启，保证输出波形的稳定性和输出信号质量。

尽管已经示出和描述了本发明的特定实施例，但是对于本领域技术人员显然的是，可以在不脱离发明的情况下在其更宽的方面做出若干改变和修改，因此，所附权利要求书应当在其范围内包含所有这样的改变和修改，如同落入本发明的真实精神和范围之内。