栅极驱动电路和显示面板的制作方法

1.本技术涉及显示技术领域，尤其涉及一种栅极驱动电路和显示面板。


背景技术：

2.目前，lcd(liquid crystal display，液晶显示屏)是被广泛应用于各行业的主流显示器，lcd具有外形薄、重量轻等优点。
3.为了降低生产成本，现有的液晶显示面板部分采用gdl(gate driver less，较少的栅极驱动)电路驱动技术，即通过原有阵列制程将水平扫描线的栅极驱动电路制作在显示面板的显示区外围，使之替代外接集成电路板(integrated circuit，ic)来实现对水平扫描线的驱动。
4.然而，现有的液晶显示面板中的gdl驱动电路通常采用8t2c的电路结构，即每条水平扫描线的栅极驱动电路包括8个薄膜晶体管和2个电容，如此，就会造成gdl驱动电路中的薄膜晶体管的数量较多，占用面积较大，使得显示面板的边框较宽，无法实现超窄边框设计。


技术实现要素：

5.有鉴于此，本技术的主要目的在于提出栅极驱动电路和显示面板，旨在解决现有的栅极驱动电路中的薄膜晶体管的数量较多，占用面积较大，边框较宽，无法实现超窄边框设计的问题。
6.为实现上述目的，本技术提供一种栅极驱动电路，所述栅极驱动电路包括依次排列且级联设置的m级栅极驱动单元，所述m级栅极驱动单元与依次排列的m组像素单元一一对应。各组像素单元包括依次排列的(n+1)行像素单元，其中，m≥1，n≥2。各级栅极驱动单元包括(n+1)个子驱动单元，所述(n+1)个子驱动单元与相应组像素单元的(n+1)行像素单元一一对应。所述(n+1)个子驱动单元按照预设扫描顺序依次输出(n+1)个扫描信号，从而依次开启所述(n+1)个子驱动单元所对应的(n+1)行像素单元。其中，所述(n+1)个子驱动单元包括主驱动单元以及n个副驱动单元，其中，所述主驱动单元与相应组像素单元的第一行像素单元对应，所述主驱动单元用于响应其所在的栅极驱动单元对应的触发信号以及其对应的第一时钟信号而输出相应的扫描信号，以开启所述第一行像素单元。其中，所述触发信号用于触发相应的栅极驱动单元工作。所述副驱动单元用于响应其对应的时钟信号而输出相应的扫描信号，以开启对应的行像素单元。其中，所述主驱动单元包括主控制节点，所述n个副驱动单元中至少有2个副驱动单元与所述主控制节点直接电连接。
7.可选地，所述主驱动单元包括主控制节点以及分别电连接于所述主控制节点的上拉控制模块和主输出模块。所述上拉控制模块用于接收其所在的栅极驱动单元对应的触发信号，以及在接收到所述触发信号时，将所述主控制节点的电位上拉至第一电平。所述主输出模块用于在接收到其对应的第一时钟信号且所述主控制节点的电位为第一电平时输出第一扫描信号，以开启所述第一行像素单元。
8.可选地，所述n个副驱动单元中至少包括第一副驱动单元和第二副驱动单元，所述第一副驱动单元包括第一副控制节点以及分别电连接于所述第一副控制节点的第一分离模块和第一副输出模块。所述第一分离模块电连接于所述主控制节点与所述第一副控制节点之间，所述第一分离模块用于接入所述主控制节点的电压来将所述第一副控制节点的电位上拉至第一电平，所述第一副输出模块用于在接收到其对应的第二时钟信号且所述第一副控制节点的电位为第一电平时输出第二扫描信号，以开启所述第一副输出模块对应的行像素单元。所述第二副驱动单元包括第二副控制节点以及分别电连接于所述第二副控制节点的第二分离模块和第二副输出模块；所述第二分离模块电连接于所述主控制节点与所述第二副控制节点之间，所述第二分离模块用于接入所述主控制节点的电压来将所述第二副控制节点的电位上拉至第一电平，所述第二副输出模块用于在接收到其对应的第三时钟信号且所述第二副控制节点的电位为第一电平时输出第三扫描信号，以开启所述第二副输出模块对应的行像素单元。
9.可选地，所述主驱动单元还包括电连接于所述主控制节点的主下拉模块，所述主下拉模块用于在接收到主下拉信号时，将所述主控制节点的电位下拉至第二电平，所述主输出模块在未接收到所述第一时钟信号或所述主控制节点的电位为第二电平时暂停输出所述第一扫描信号。其中，所述主下拉信号为所述第一副输出模块输出的第二扫描信号。所述第一副驱动单元还包括电连接于所述第一副控制节点的第一副下拉模块，所述第一副下拉模块用于在接收到第一副下拉信号时，将所述第一副控制节点的电位下拉至第二电平，所述第一副输出模块在未接收到所述第二时钟信号或所述第一副控制节点的电位为第二电平时暂停输出所述第二扫描信号。所述第二副驱动单元还包括电连接于所述第二副控制节点的第二副下拉模块，所述第二副下拉模块用于在接收到第二副下拉信号时，将所述第二副控制节点的电位下拉至第二电平，所述第二副输出模块在未接收到所述第三时钟信号或所述第二副控制节点的电位为第二电平时暂停输出所述第三扫描信号。
10.可选地，所述n个副驱动单元中的第x副驱动单元包括第x副控制节点以及电连接于所述第x副控制节点的第x分离模块、第x副下拉模块以及第x副输出模块。其中，n≥x≥3。所述第x分离模块电连接于所述主控制节点与所述第x副控制节点之间，所述第x分离模块用于接入所述主控制节点的电压来将所述第x副控制节点的电位上拉至第一电平。或者，所述第x分离模块电连接于另一副驱动单元包括的副控制节点与所述第x副控制节点之间，所述第x分离模块用于接入所述另一副驱动单元的电压来将所述第x副控制节点的电位上拉至第一电平。所述第x副输出模块用于在接收到第(x+1)时钟信号且所述第x副控制节点为第一电平时输出第(x+1)扫描信号。所述第x副下拉模块用于在接收到第x副下拉信号时，将所述第x副控制节点的电位下拉至第二电平，所述第x副输出模块在未接收到第(x+1)时钟信号或第x副控制节点的电位为第二电平时暂停输出所述第(x+1)扫描信号。其中，第(x-1)副下拉信号为第x副输出模块输出的第(x+1)扫描信号。
11.可选地，所述主驱动单元还包括级传模块，所述级传模块的控制端与所述主控制节点电连接，所述级传模块用于在接收到所述第一时钟信号且所述主控制节点的电位为第一电平时输出级传信号。所述级传模块用于在未接收到所述第一时钟信号或所述主控制节点的电位为第二电平时暂停输出所述级传信号。
12.可选地，所述上拉控制模块包括第一开关管，所述第一开关管的控制端与其第一
连接端电连接，所述第一开关管的控制端用于接收所述触发信号，所述第一开关管的第二连接端与所述主控制节点电连接。第(m+1)级栅极驱动单元中的第一开关管的控制端与第m级栅极驱动单元的级传模块电连接，所述第(m+1)级栅极驱动单元接收到的触发信号为所述第m级栅极驱动单元的级传模块输出的级传信号。其中，m≥m≥1。
13.可选地，对于所述主输出模块和n个副输出模块中的任意一个输出模块，所述输出模块包括第二开关管和电容，所述第二开关管的控制端与相应的控制节点电连接，所述第二开关管的第一连接端用于接收相应的时钟信号，所述第二开关管的第二连接端用于输出相应的扫描信号。所述电容的第一端与所述第二开关管的控制端电连接，所述电容的第二端与所述第二开关管的第二连接端电连接。
14.可选地，所述主驱动单元还包括电连接于所述第二开关管的第二连接端的扫描信号下拉模块，所述扫描信号下拉模块用于在接收到所述第二扫描信号时，将所述第二开关管的第二连接端的电位下拉至第二电平。
15.本技术还提供一种显示面板，所述显示面板包括显示区域和非显示区域，所述显示区域包括多行像素单元，所述非显示区域中设置有上述的栅极驱动电路，所述栅极驱动电路用于提供多个扫描信号以驱动所述多行像素单元进行显示。
16.本技术提供的栅极驱动电路中，一级栅极驱动单元包括(n+1)个子驱动单元，(n+1)个子驱动单元包括主驱动单元以及n个副驱动单元，可以驱动(n+1)像素单元，由于(n+1)个子驱动单元共用一个触发信号，因此，只需在主驱动单元1中设置上拉控制模块、下拉维持模块、级传模块以及级传信号下拉模块，相比于现有的栅极驱动电路中8t2c的电路结构，一级栅极驱动单元可以减少多个开关管和多个电容。如此，可以减少驱动电路的面积，有利于实现超窄边框设计。
附图说明
17.图1是本技术实施例提供的显示面板的结构示意图，所述显示面板包括栅极驱动单元。
18.图2是图1所示的栅极驱动单元的一种结构示意图。
19.图3是图1所示的栅极驱动单元的另一种结构示意图。
20.图4是图1所示的栅极驱动单元的又一种结构示意图。
21.图5是图2所示的栅极驱动单元的工作时序图。
22.图6a是图2所示的栅极驱动单元在t1阶段的电路示意图。
23.图6b是图2所示的栅极驱动单元在t2～t3段的电路示意图。
24.图6c是图2所示的栅极驱动单元在t4阶段的电路示意图。
25.图6d是图2所示的栅极驱动单元在t5阶段的电路示意图。
26.图6e是图2所示的栅极驱动单元在t6阶段的电路示意图。
27.主要元件符号说明：
28.显示面板
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1000
29.栅极驱动电路
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
1011
30.非显示区域
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
101
31.显示区域
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
102
32.栅极驱动单元
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
100
33.扫描线
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110
34.主驱动单元
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ135.第一副驱动单元
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ236.第二副驱动单元
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ337.第三副驱动单元
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ438.主控制节点
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
q1
39.第一副控制节点
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
q2
40.第二副控制节点
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q3
41.第三副控制节点
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
q4
42.上拉控制模块
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10
43.主输出模块
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20
44.主下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
30
45.下拉维持模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
40
46.级传模块
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50
47.级传信号下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
60
48.扫描信号下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
70、80
49.第一开关管
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
t1
50.第二开关管
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
t2、t21、t22、t23
51.第三开关管
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t3、t31、t32、t33
52.开关管
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t4、t5、t6、t7、t8、t11、t12、t13
53.第一分离模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
21
54.第二分离模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
31
55.第三分离模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
41
56.第一副输出模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22
57.第二副输出模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
32
58.第三副输出模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
42
59.第一副下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
23
60.第二副下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
33
61.第三副下拉模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
43
62.电容
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c1、c2、c3、c4、c5
63.第一电源线
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vdd
64.第二电源线
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vss
65.如下具体实施方式将结合上述附图进一步说明本技术。
具体实施方式
66.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他
实施例，都属于本技术保护的范围。
67.在本技术的描述中，需要说明的是，术语“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或者位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
68.请参阅图1，本技术提供一种显示面板1000，所述显示面板1000包括显示区域102和环绕所述显示区域102设置的非显示区域101。其中，所述显示区域102包括一一对应的多条扫描线110和多行像素单元，每条所述扫描线110与其对应的一行像素单元中的各个像素单元p分别电连接。所述非显示区域101中设置有栅极驱动电路1011，所述栅极驱动电路1011用于提供多个扫描信号以驱动所述多行像素单元进行显示。在本技术实施例中，所述栅极驱动电路1011包括gdl(gatedriver less，较少的闸极驱动器技术)驱动电路。
69.具体地，所述栅极驱动电路1011包括依次排列且级联设置的m级栅极驱动单元100，所述m级栅极驱动单元100与依次排列的m组像素单元一一对应。在本技术实施例中，各组像素单元包括依次排列的(n+1)行像素单元，各级栅极驱动单元100包括(n+1)个子驱动单元，所述(n+1)个子驱动单元与相应组像素单元的(n+1)行像素单元一一对应。所述(n+1)个子驱动单元按照预设扫描顺序(例如从第一行像素单元开始依次到最后一行像素单元)依次输出(n+1)个扫描信号，从而依次开启所述(n+1)个子驱动单元所对应的(n+1)行像素单元。其中，m≥1，n≥2。以n＝3，m＝270为例，则所述显示面板1000包括1080行像素单元和270级栅极驱动单元100，其中，每级栅极驱动单元100包括4个子驱动单元，每个子驱动单元与一条扫描线110电连接，以对对应的一行像素单元进行扫描。
70.请参阅图2，所述(n+1)个子驱动单元包括主驱动单元1以及n个副驱动单元，其中，所述主驱动单元1与相应组像素单元的第一行像素单元对应，所述主驱动单元1用于响应其所在的栅极驱动单元100对应的触发信号以及其对应的第一时钟信号而输出相应的扫描信号，以开启所述第一行像素单元。其中，所述触发信号用于触发相应的栅极驱动单元100工作。所述副驱动单元用于响应其对应的时钟信号而输出相应的扫描信号，以开启对应的行像素单元。在本技术实施例中，所述主驱动单元1包括主控制节点q1，所述n个副驱动单元中至少包括均与所述主控制节点q1直接电连接的第一副驱动单元2和第二副驱动单元3。在本技术实施例中，所述第一副驱动单元2与所述主控制节点q1直接电连接是指所述第一副驱动单元2与所述主控制节点q1之间不设置开关管及其他功能器件。
71.图2中以n＝3为例，对第m级所述栅极驱动单元100的电路结构和工作原理进行详细地介绍，其中，m≥m≥1。当然，在其他实施例中n也可以是其他的正整数，例如图3所示，n＝2，即所述栅极驱动单元100包括主驱动单元1、第一副驱动单元2以及第二副驱动单元3。
72.如图2所示，在本实施例中，所述第m级栅极驱动单元100中的主驱动单元1用于输出第一扫描信号gout(n)以对第n行像素单元进行扫描，所述第m级栅极驱动单元100中的第一副驱动单元2用于输出第二扫描信号gout(n+1)以对第(n+1)行像素单元进行扫描，所述第m级栅极驱动单元100中的第二副驱动单元3用于输出第三扫描信号gout(n+2)以对第(n+2)行像素单元进行扫描。其中，n＝(m-1)*(n+1)+1，所述第n行像素单元为第m组像素单元中的第一行像素单元。
73.具体地，所述主驱动单元1包括主控制节点q1、上拉控制模块10、主输出模块20、主下拉模块30以及扫描信号下拉模块80。
74.其中，所述上拉控制模块10用于接收其所在的栅极驱动单元100(即所述第m级栅极驱动单元100)对应的触发信号，以及在接收到所述触发信号时，将所述主控制节点q1的电位上拉至第一电平。在本技术实施例中，所述上拉控制模块10包括第一开关管t1，所述第一开关管t1的控制端与其第一连接端电连接，所述第一开关管t1的控制端用于接收所述触发信号，所述第一开关管t1的第二连接端与所述主控制节点q1电连接。在本实施例中，所述触发信号为高电平信号，所述第一开关管t1采用高电平导通晶体管，所述第一开关管t1在其控制端接收到所述触发信号时导通，从而将所述主控制节点q1的电位上拉至第一电平。需要说明的是，本技术实施例将可以控制所述高电平导通晶体管导通的电压(例如20v、21v或25v等)统称为第一电平。
75.所述主输出模块20与所述主控制节点q1电连接，并在接收到其对应的第一时钟信号ck(n)且所述主控制节点q1的电位为第一电平时输出所述第一扫描信号gout(n)，以开启所述第一行像素单元(即开启所有行像素单元中的第n行像素单元)。在本技术实施例中，所述主输出模块20包括第二开关管t2和电容c1，所述第二开关管t2的控制端与所述主控制节点q1电连接，所述第二开关管t2的第一连接端用于接收所述第一时钟信号ck(n)，所述第二开关管t2的第二连接端用于输出所述第一扫描信号gout(n)。所述电容c1电连接于所述第二开关管t2的控制端与所述第二开关管t2的第二连接端之间，所述电容c1在t1导通期间充电，在t1断开期间对所述主控制节点q1起到电压保持作用。在本实施例中，所述第一时钟信号ck(n)为高电平信号，所述第二开关管t2采用高电平导通晶体管，所述第二开关管t2在其控制端的电位(即所述主控制节点q1的电位)为第一电平时导通。在所述第二开关管t2导通期间，当所述第二开关管t2的第一连接端接收到所述第一时钟信号ck(n)时，所述第二开关管t2的第二连接端连接到所述第二开关管t2的第一连接端而接收到高电平信号。此时可理解为所述第二开关管t2的第二连接端输出所述第一扫描信号gout(n)。其中，所述第一扫描信号gout(n)、所述第一时钟信号ck(n)均为高电平信号。
76.所述扫描信号下拉模块80用于将所述第二开关管t2的第二连接端的电位下拉至第二电平。具体地，所述扫描信号下拉模块80包括开关管t7，所述开关管t7电连接于所述主输出模块20中第二开关管t2的第二连接端与所述第二电源线vss之间，所述开关管t7的控制端与所述第一副驱动单元2电连接，所述开关管t7的控制端用于接收所述第一副驱动单元2输出的第二扫描信号gout(n+1)。所述开关管t7采用高电平导通晶体管，所述开关管t7在其控制端接收到所述第二扫描信号gout(n+1)时导通，从而导通所述第二开关管t2的第二连接端与所述第二电源线vss之间的电连接，以将所述第二开关管t2的第二连接端的电位下拉至第二电平，即低电平，例如0v。此时可理解为所述第二开关管t2的第二连接端暂停输出所述第一扫描信号gout(n)。
77.所述主下拉模块30用于在所述第一副驱动单元2输出所述第二扫描信号gout(n+1)时，将所述主控制节点q1的电位下拉至第二电平，所述主输出模块20在未接收到所述第一时钟信号ck(n)或所述主控制节点q1的电位为第二电平时暂停输出所述第一扫描信号gout(n)。在本实施例中，所述主下拉模块30包括第三开关管t3，所述第三开关管t3的控制端与所述第一副驱动单元2电连接，所述第三开关管t3的第一连接端与所述主控制节点q1
电连接，所述第三开关管t3的第二连接端与第二电源线vss电连接，其中，所述第二电源线vss用于接收第二电平的电压。所述第三开关管t3采用高电平导通晶体管，所述第三开关管t3在其控制端接收到所述第二扫描信号gout(n+1)时导通，从而导通所述主控制节点q1与所述第二电源线vss之间的电连接，以将所述主控制节点q1的电位下拉至第二电平。所述第二开关管t2在其控制端的电位为第二电平时断开。此时可理解为对第n行像素单元扫描完毕，准备开始扫描第(n+1)行像素单元，因此需要暂停输出所述第一扫描信号gout(n)。其中，所述第二扫描信号gout(n+1)为高电平信号。
78.在本技术实施例中，所述主驱动单元1还包括下拉维持模块40以及扫描信号下拉模块70。其中，所述下拉维持模块40用于向所述扫描信号下拉模块70输出下拉维持信号，所述扫描信号下拉模块70用于响应于所述下拉维持信号，将所述第二开关管t2的第二连接端的电位下拉至第二电平。
79.具体地，所述下拉维持模块40包括开关管t4和电容c2，所述开关管t4的控制端与所述主控制节点q1电连接，所述开关管t4的第一连接端与所述电容c2的第一端电连接，所述开关管t4的第二连接端与所述第二电源线vss电连接。所述电容c2的第二端还用于接收所述第二时钟信号ck(n+1)。所述开关管t4采用高电平导通晶体管，所述开关管t4在所述主控制节点q1为第一电平时导通，所述开关管t4在所述主控制节点q1的电压为第二电平时断开。在所述开关管t4断开期间，所述电容c2在接收所述第二时钟信号ck(n+1)时，通过其第一端输出所述下拉维持信号。
80.所述扫描信号下拉模块70包括开关管t6，所述开关管t6电连接于所述主输出模块20中第二开关管t2的第二连接端与所述第二电源线vss之间，所述开关管t6的控制端与所述电容c2的第一端电连接。所述开关管t6用于在接收到所述下拉维持信号时导通，从而导通所述第二开关管t2的第二连接端与所述第二电源线vss之间的电连接，将所述第二开关管t2的第二连接端的电位下拉至第二电平，即暂停输出所述第一扫描信号gout(n)。当所述电容c2接收到所述第二时钟信号ck(n+1)，说明第n行像素单元已经扫描完毕，因此需要暂停输出所述第一扫描信号gout(n)。其中，所述下拉维持信号为高电平信号。
81.需要说明的是，本技术设置两个扫描信号下拉模块(即70、80)，可以加快下拉速度，防止像素单元错充，能够改善拖尾现象。在其他实施例中，也可以只设置一个扫描信号下拉模块，此处不作限定。
82.在本技术实施例中，所述主驱动单元1还包括级传模块50和级传信号下拉模块60。
83.其中，所述级传模块50用于输出级传信号carry(n)，以触发第(m+1)级栅极驱动单元100工作。所述级传模块50的控制端与所述主控制节点q1电连接，所述级传模块50用于在接收到所述第一时钟信号ck(n)且所述主控制节点q1的电位为第一电平时输出级传信号carry(n)。所述级传模块50用于在未接收到所述第一时钟信号ck(n)或所述主控制节点q1的电位为第二电平时暂停输出所述级传信号carry(n)。需要说明的是，第一级栅极驱动单元100中的第一开关管t1的控制端接收到的触发信号为帧启动信号stv。第(m+1)级栅极驱动单元100中的第一开关管t1的控制端与第m级栅极驱动单元的级传模块50电连接，所述第(m+1)级栅极驱动单元接收到的触发信号为所述第m级栅极驱动单元的级传模块50输出的级传信号(如图2中的级传信号carry(n-4))。在本技术实施例中，所述级传模块50包括开关管t8，所述开关管t8的控制端与所述主控制节点q1电连接，所述开关管t8的第一连接端用
于接收所述第一时钟信号ck(n)，所述开关管t8的第二连接端用于输出所述级传信号carry(n)。所述开关管t8采用高电平导通的晶体管，所述开关管t8在其控制端的电位(即所述主控制节点q1的电位)为第一电平时导通。在所述第开关管t8导通期间，当所述开关管t8的第一连接端接收到所述第一时钟信号ck(n)时，所述开关管t8的第二连接端连接到所述开关管t8的第一连接端而接收到高电平信号。此时可理解为所述开关管t8的第二连接端输出所述级传信号carry(n)。其中，所述级传信号carry(n)为高电平信号。
84.所述级传信号下拉模块60用于在接收到所述下拉维持信号时使所述级传模块50暂停输出级传信号carry(n)。所述级传信号下拉模块60包括开关管t5，所述开关管t5电连接于所述级传模块50中开关管t8的第二连接端与所述第二电源线vss之间，所述开关管t5的控制端与所述电容c2的第一端电连接。所述开关管t5采用高电平导通晶体管，所述开关管t5用于在接收到所述下拉维持信号时导通，从而导通所述开关管t8的第二连接端与所述第二电源线vss之间的电连接，将所述级传信号carry(n)下拉至第二电平，以将所述开关管t8的第二连接端的电位下拉至第二电平，即低电平，此时可理解为所述开关管t8的第二连接端暂停输出所述级传信号carry(n)。
85.所述第一副驱动单元2包括第一副控制节点q2以及分别电连接于所述第一副控制节点q2的第一分离模块21和第一副输出模块22。所述第一分离模块21电连接于所述主控制节点q1与所述第一副控制节点q2之间，所述第一分离模块21用于接入所述主控制节点q1的电压来将所述第一副控制节点q2的电位上拉至第一电平。所述第一副输出模块22用于在接收到其对应的第二时钟信号ck(n+1)且所述第一副控制节点q2的电位为第一电平时输出第二扫描信号gout(n+1)，以开启所述第一副输出模块22对应的行像素单元。在本技术实施例中，所述第一分离模块21包括开关管t11，所述开关管t11的控制端(即栅极g)与第一电源线vdd电连接，所述开关管t11的第一连接端(即源极s)与所述主控制节点q1电连接，所述开关管t11的第二连接端(即漏极d)与所述第一副控制节点q2电连接，其中，所述第一电源线vdd用于接收高电平的电压。所述开关管t11在其栅源极电压vgs大于其阈值电压vth11时导通，以将所述第一副控制节点q2的电位上拉至第一电平。所述第一副输出模块22的电路结构与所述主输出模块20的电路结构相同，具体包括第二开关管t21与电容c3。所述第二开关管t21的第一连接端用于接收所述第二时钟信号ck(n+1)，所述第二开关管t21的第二连接端用于输出所述第二扫描信号gout(n+1)。所述开关管t11还用于防止所述第一副控制节点q2向所述主控制节点q1反向送电，可以避免不同子驱动单元之间相互干扰。
86.所述第一副驱动单元2还包括电连接于所述第一副控制节点q2的第一副下拉模块23，所述第一副下拉模块23用于在接收到第一副下拉信号时，将所述第一副控制节点q2的电位下拉至第二电平，所述第一副输出模块22在未接收到所述第二时钟信号ck(n+1)或所述第一副控制节点q2的电位为第二电平时暂停输出所述第二扫描信号gout(n+1)。在本技术实施例中，所述第一副下拉模块23的电路结构与所述主下拉模块20的电路结构相同，不再进行赘述。
87.在本技术实施例中，所述第二副驱动单元3包括第二副控制节点q3以及分别电连接于所述第二副控制节点q3的第二分离模块31和第二副输出模块32；所述第二分离模块31电连接于所述主控制节点q1与所述第二副控制节点q3之间，所述第二分离模块31用于接入所述主控制节点q1的电压来将所述第二副控制节点q3的电位上拉至第一电平，所述第二副
输出模块32用于在接收到其对应的第三时钟信号ck(n+2)且所述第二副控制节点q3的电位为第一电平时输出第三扫描信号gout(n+2)，以开启所述第二副输出模块32对应的行像素单元，即第(n+2)行像素单元。
88.进一步地，所述第二副驱动单元3还包括电连接于所述第二副控制节点q3的第二副下拉模块33，所述第二副下拉模块33用于在接收到第二副下拉信号时，将所述第二副控制节点q3的电位下拉至第二电平，所述第二副输出模块32在未接收到所述第三时钟信号ck(n+2)或所述第二副控制节点q3的电位为第二电平时暂停输出所述第三扫描信号gout(n+2)。在本技术实施例中，所述第二副下拉模块33的电路结构与所述主下拉模块20的电路结构相同，不再进行赘述。
89.在本技术实施例中，所述第m级栅极驱动单元100还包括第三副驱动单元4，所述第三副驱动单元4用于输出第四扫描信号gout(n+3)以驱动第(n+3)行像素单元。在本技术中，所述第三副驱动单元4的电路结构均与所述第一副驱动单元2的电路结构相同，即所述n个副驱动单元中的第x副驱动单元包括第x副控制节点以及电连接于所述第x副控制节点的第x分离模块、第x副下拉模块以及第x副输出模块，其中，n≥x≥3。
90.在本技术实施例中，所述第y分离模块电连接于所述主控制节点q1与所述第y副控制节点之间(即开关管t11、t12、t13并联连接于所述主控制节点q1)，所述第y分离模块用于接入所述主控制节点q1的电压来将所述第y副控制节点的电位上拉至第一电平，其中，n≥y≥1。由于n个副驱动单元的电路结构相同，且均直接与所述主控制节点q1(可以看作各个副驱动单元并联电连接)，如此，副控制节点q2～q4的电压几乎相等，不仅能够较好地保持各个扫描信号的一致性，并且各个副驱动单元整齐排布，结构简单、占用面积小。
91.在其他实施例中，所述第x分离模块也可以电连接于另一副驱动单元包括的副控制节点与所述第x副控制节点之间，所述第x分离模块用于接入所述另一副控制节点的电压来将所述第x副控制节点的电位上拉至第一电平。例如，所述第三分离模块41可以电连接于所述第二副控制节点q3和所述第三副控制节点q4之间(图中未示)，如此，所述第三副驱动单元4不直接电连接于所述主控制节点q1，即通过开关管t12电连接于所述主控制节点q1。
92.请参阅图4，在本实施例中，所述第x分离模块与第(x-1)副驱动单元包括的第(x-1)副控制节点电连接(即开关管t11、t12、t13依次串联连接于所述主控制节点q1)，所述第x分离模块用于接入第(x-1)副控制节点的电压来将所述第x副控制节点的电位上拉至第一电平。需要说明的是，在图4所示的实施例中，由于开关管在导通时存在压降，副控制节点q2、q3、q4被上拉至第一电平后电压依次递减，因此，将各个副驱动单元并联电连接的方式，更有利于保持各个扫描信号的电压一致性，并且电路排布更简单、占用面积更小。在本技术实施例中，2≤n≤5，如此可以避免连接在所述主控制节点q1的元件过多，从而影响所述gdl电路的驱动能力。两种连接方式中各个控制节点的电压仿真结果对比可参照表1。
93.表1
[0094] q1q2q3q4并联25v24.5v24.5v24.5v串联24v23.2v22.4v21.6v
[0095]
请再次参阅图2，在本技术实施例中，所述第x副输出模块用于在接收到第(x+1)时钟信号且所述第x副控制节点为第一电平时输出第(x+1)扫描信号。其中，第x时钟信号在时
序上超前于第(x+1)时钟信号预设间隔时长μ。
[0096]
在本技术实施例中，所述第x副下拉模块用于在接收到第x副下拉信号时，将所述第x副控制节点的电位下拉至第二电平，所述第x副输出模块在未接收到第(x+1)时钟信号或第x副控制节点的电位为第二电平时暂停输出所述第(x+1)扫描信号。其中，第(x-1)副下拉信号为第x副输出模块输出的第(x+1)扫描信号。需要说明的是，在其他实施例中，所述级传模块50也可以设置在第x副驱动单元当中，即所述开关管t8的控制端与所述第x副控制节点电连接，所述开关管t8的第一连接端用于接收所述第(x+1)时钟信号，所述开关管t8的第二连接端用于输出所述级传信号carry(n+x+1)，此处不作限定。
[0097]
需要说明的是，在其他实施例中，也可以在各个副驱动单元中设置扫描信号下拉模块80，即在本驱动单元的输出模块和第二电源线vss之间设置开关管t7，该开关管t7利用下一个子驱动单元输出的扫描信号来控制本驱动单元输出暂停输出扫描信号，此处不作限定。
[0098]
需要说明的是，本技术中的开关管t1～t8、t11～t13、t21～t23以及t31～t33可以采用非晶硅薄膜晶体管(a-si tft)，或者采用低温多晶硅薄膜晶体管(ltps tft)，又或者采用氧化物半导体薄膜晶体管(oxide tft)。其中，氧化物半导体薄膜晶体管的有源层采用氧化物半导体(oxide)，比如铟镓锌氧化物(indium gallium zinc oxide，igzo)。需要说明的是，由于igzo具有高电子迁移率、低功耗与高触控性能，因此，采用igzo作有源层可以将tft制作得更小。本技术中的各个开关管均采用igzo-tft时，更有利于窄边框设计。
[0099]
在本技术实施例中，一级栅极驱动单元100包括4个子驱动单元，可以提供4个扫描信号，通过设置3个分离模块让该4个子驱动单元中的控制节点共享上拉电压，因此，只需在主驱动单元1中设置上拉控制模块10、下拉维持模块40、级传模块50以及级传信号下拉模块60，相比于现有的栅极驱动电路中8t2c的电路结构，一级栅极驱动单元100可以减少9个开关管和3个电容。此外，只在主驱动单元1中设置扫描信号下拉模块70、80，可以进一步减少6个开关管。如此，可以减少gdl驱动电路50-60％的电路面积，有利于实现超窄边框设计。可以理解的是，一级栅极驱动单元100包括的子驱动单元的数量越多，减少的电路面积越大，边框越窄。
[0100]
为了更加清楚地介绍所述栅极驱动单元100的工作原理，请一同参阅图5、图6a-图6e。
[0101]
如图5所示，所述栅极驱动单元100在一帧扫描周期内依次工作于六个阶段：
[0102]
如图6a所示，在t1阶段，第一开关管t1接收到触发信号carry(n-4)而导通，主控制节点q1被上拉至第一电平(电压值为vgh)，从而使得第二开关管t2、开关管t4以及开关管t8均导通。在本阶段中，开关管t11导通，并接入主控制节点q1的电压来将第一副控制节点q2的电位上拉至第一电平，直至开关管t11的栅源极电压vgs等于其阈值电压vth11进入临界断开状态。第二开关管t21响应于第一副控制节点q2的电位为第一电平而导通。同理，第二副控制节点q3、第三副控制节点q4的电位也被上拉至第一电平(电压值为vgh)，第二开关管t22、第二开关管t23均导通。其中，第二开关管t2的第二连接端输出低电压信号(电压值为vgl)，此时，可以理解为未输出第一扫描信号gout(n)。
[0103]
如图6b所示，在t2阶段，第一开关管t1未接收到触发信号carry(n-4)而断开，此时，由于电容c1、c3～c5均具有电压保持功能，主控制节点q1、副控制节点q2～q4的电位不
会快速下降至低电平，使得第二开关管t2、t21～t23、开关管t4、t8能够依然保持持续导通。
[0104]
在t3阶段，第二开关管t2接收到第一时钟信号ck(n)而输出第一扫描信号gout(n)以开启第n行像素单元。开关管t8接收到第一时钟信号ck(n)而输出级传信号carry(n)以将第(m+1)级栅极驱动单元100的主控制节点q1上拉至第一电平。此外，电容c1的第二端的电位上升了δv(δv理论上是vgh-vgl)，由于电容c1的耦合作用，主控制节点q1的电压随之上升至(vgh+δv)，如此，使得第二开关管t2、开关管t4、t8依然保持持续导通。
[0105]
如图6c所示，在t4阶段，第二开关管t21接收到第二时钟信号ck(n+1)而输出第二扫描信号gout(n+1)以开启第(n+1)行像素单元，从而使得第三开关管t3导通并将主控制节点q1的电位下拉至第二电平、以及使得开关管t7也导通让第二开关管t2暂停输出第一扫描信号gout(n)。q1的电位被下拉至第二电平后，使得第二开关管t2、开关管t4、t8均断开，同时，电容c2的第二端接收到第二时钟信号ck(n+1)，由于电容c2的耦合作用，电容c2的第一端的电位也随之上升至δv，从而使得开关管t5、t6均导通，进而使得开关管t8暂停输出级传信号carry(n)、以及使得第二开关管t2暂停输出第一扫描信号gout(n)。由于电容c3的耦合作用，第一副控制节点q2的电压随之上升至(vgh+δv)，如此，使得第二开关管t21依然保持持续导通，以及使得开关管t11的栅源极电压vgs小于其阈值电压而完全断开。
[0106]
如图6d所示，在t5阶段，第二开关管t22接收到第三时钟信号ck(n+2)而输出第三扫描信号gout(n+2)以开启第(n+2)行像素单元，使得第三开关管t31导通并将第一副控制节点q2的电位下拉至第二电平，从而使得第二开关管t21断开。同时，开关管t21未接收到第二时钟信号ck(n+1)而暂停输出第二扫描信号gout(n+1)，从而使得第三开关管t3、t5～t7均断开。此外，由于电容c4的耦合作用，第二副控制节点q3的电压随之上升至(vgh+δv)，如此，使得开关管t22依然保持持续导通，以及使得开关管t12的栅源极电压vgs小于其阈值电压而完全断开。由于第一副控制节点q2的电位被下拉至第二电平，使得开关管t11的栅源极电压vgs大于其阈值电压而转变为导通。
[0107]
如图6e所示，在t6阶段，第二开关管t23接收到第四时钟信号ck(n+3)而输出第四扫描信号gout(n+3)以开启第(n+3)行像素单元，使得第三开关管t32导通并将第二副控制节点q3的电位下拉至第二电平，从而使得开关管t22断开。同时，第二开关管t22未接收到第三时钟信号ck(n+2)而暂停输出第三扫描信号gout(n+2)。此外，由于电容c4的耦合作用，第三副控制节点q4的电压随之上升至(vgh+δv)，如此，使得开关管t23依然保持持续导通，以及使得开关管t13的栅源极电压vgs小于其阈值电压而完全断开。由于第二副控制节点q3的电位被下拉至第二电平，使得开关管t12的栅源极电压vgs大于其阈值电压而转变为导通。
[0108]
同理，下一阶段，当第(m+1)级栅极驱动单元100开始工作，第(m+1)级栅极驱动单元100的第二开关管t2接收到其对应的第一时钟信号ck(n+4)而输出对应的第一扫描信号gout(n+4)，使得第三开关管t33导通并将第三副控制节点q4的电位下拉至第二电平，从而使得开关管t23断开。
[0109]
本技术提供的栅极驱动电路1011中，一级栅极驱动单元100包括(n+1)个子驱动单元，可以驱动(n+1)像素单元，由于(n+1)个子驱动单元共用一个触发信号，因此，只需在主驱动单元1中设置上拉控制模块10、下拉维持模块40、级传模块50以及级传信号下拉模块60，相比于现有的栅极驱动电路中8t2c的电路结构，一级栅极驱动单元100可以减少多个开关管和多个电容。如此，可以减少gdl驱动电路的面积，有利于实现超窄边框设计。
[0110]
尽管已经示出和描述了本技术的实施例，本领域的普通技术人员可以理解：在不脱离本技术的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本技术的范围由权利要求及其等同物限定。