一种显示驱动电路及其控制方法、显示装置的制造方法

一种显示驱动电路及其控制方法、显示装置的制造方法
【专利摘要】本发明实施例提供一种显示驱动电路及其控制方法、显示装置，涉及显示技术领域，能够解决移位寄存器单元的一个下拉模块发生损坏时，GOA电路无法正常工作的问题。该显示驱动电路包括特征采集器、比较器、时序控制器、栅极驱动器。栅极驱动器包括移位寄存器单元，移位寄存器单元包括第一下拉模块和第二下拉模块且设置第一上拉电压端和第二上拉电压端；特征采集器对第一上拉电压端或第二上拉电压端的电压进行采集，并输出特征电压；比较器将特征电压与参考电压端的参考电压进行比较；当比较结果为特征电压大于或等于参考电压时，时序控制器生成时序控制信号，以在时序控制信号的控制下使得第一上拉电压端和第二上拉电压端输出直流电压。
【专利说明】
一种显示驱动电路及其控制方法、显示装置
技术领域
[0001]本发明涉及显示技术领域，尤其涉及一种显示驱动电路及其控制方法、显示装置。
【背景技术】
[0002]TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)或者0LED(0rganic Light Emitting D1de，有机发光二极管)显示器内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用G0A(GateDriver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成GOA电路，以实现窄边框设计。
[0003]GOA电路包括多个级联的移位寄存器单元，每一个移位寄存器单元的输出端连接一行栅线。GOA电路在对栅线进行逐行扫描的过程中，一级移位寄存器单元RSn的信号输出端OUTPUT(n)通过向栅线Gn输出栅极扫描信号，以对该栅线Gn进行扫描。当下一级移位寄存器单元RS(n+l)的信号输出端0UTPUT(n+l)输出栅极扫描信号时，上一级移位寄存器单元RSn的信号输出端OUTPUT (η)需要通过该移位寄存器单元RSn中的下拉模块将其信号输出端OUTPUT (η)下拉至低电平，从而确保该信号输出端OUTPUT (η)无扫描信号输出。
[0004]当移位寄存器单元中只设置有一个下拉模块时，在该移位寄存器单元的非输出阶段，上述下拉模块需要一直处于工作状态，从而导致该下拉模块中的TFT长时间处于导通的状态，从而导致TFT的特性发生衰减，降低GOA电路的寿命。现有技术中为了解决上述问题，通常在一个移位寄存器单元中设置多个交替工作的下拉模块。然而，当多个交替工作的下拉模块中，如果有一个发生损坏，则GOA电路将无法正常工作。

【发明内容】

[0005]本发明的实施例提供一种显示驱动电路及其控制方法、显示装置，能够解决移位寄存器单元的多个交替工作的下拉模块中，有一个发生损坏时，GOA电路无法正常工作的问题。
[0006]为达到上述目的，本发明的实施例采用如下技术方案:
[0007]本发明实施例的一方面，提供一种显示驱动电路，包括特征采集器、比较器、时序控制器以及栅极驱动器;所述栅极驱动器包括至少两级级联的移位寄存器单元，所述移位寄存器单元包括与第一下拉节点相连接的第一下拉模块，以及与第二下拉节点相连接的第二下拉模块;所述栅极驱动器设置有用于向所述第一下拉节点充电的第一上拉电压端，以及用于向所述第二下拉节点充电的第二上拉电压端;所述特征采集器连接下拉电压端以及所述比较器的第一输入端，所述特征采集器还连接所述第一上拉电压端或所述第二上拉电压端，用于对所述第一上拉电压端或所述第二上拉电压端的电压进行采集，并向所述比较器的第一输入端输出与所述第一下拉模块或所述第二下拉模块的电压特征相配的特征电压;所述比较器的第二输入端连接参考电压端，输出端与所述时序控制器相连接，用于将所述特征电压与所述参考电压端的参考电压进行比较;所述时序控制器还连接所述栅极驱动器，用于接收所述比较器的比较结果，且当所述比较结果为所述特征电压大于或等于所述参考电压时，所述时序控制器生成时序控制信号，以在所述时序控制信号的控制下使得所述第一上拉电压端和所述第二上拉电压端输出直流电压，所述第一下拉节点和所述第二下拉节点被同时充电，所述第一下拉模块和所述第二下拉模块均处于工作状态。
[0008]优选的，特征采集器包括第一采集晶体管和第二采集晶体管，所述第一采集晶体管的第二极连接所述第二采集晶体管的第一极;所述第二采集晶体管的第一极连接所述下拉电压端，第二极与所述比较器的第一输入端相连接;所述第一采集晶体管的栅极和第一极连接所述第一上拉电压端，所述第二采集晶体管的栅极连接所述第一上拉电压端;或所述第一采集晶体管的栅极和第一极连接所述第二上拉电压端，所述第二采集晶体管的栅极连接所述第二上拉电压端。
[0009]优选的，所述移位寄存器单元还包括上拉控制模块、上拉模块、复位模块、第一下拉控制模块以及第二下拉控制模块;所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；
[0010]所述上拉模块连接第一时钟信号输入端、所述上拉节点以及信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号输入端的信号输出至所述信号输出端；
[0011]所述复位模块连接复位信号端、所述下拉电压端、上拉节点以及信号输出端，用于在所述复位信号端的控制下，分别将所述下拉节点和所述信号输出端的电位下拉至所述下拉电压端的电位;所述第一下拉控制模块连接所述第一上拉电压端、第二时钟信号输入端、所述复位信号端、所述上拉节点、所述第一下拉节点以及所述下拉电压端，用于在所述第二时钟信号输入端、所述复位信号端的控制下，将所述第一上拉电压端的电压输出至所述第一下拉节点，或者在所述上拉节点的控制下，将所述第一下拉节点的电位下拉至所述下拉电压端的电位;所述第二下拉控制模块连接所述第二上拉电压端、第二时钟信号输入端、所述复位信号端、所述上拉节点、所述第二下拉节点以及所述下拉电压端，用于在所述第二时钟信号输入端、所述复位信号端的控制下，将所述第二上拉电压端的电压输出至所述第二下拉节点，或者在所述上拉节点的控制下，将所述第二下拉节点的电位下拉至所述下拉电压端的电位;第一下拉模块还连接所述上拉节点、所述信号输出端以及所述下拉电压端，用于在所述第一下拉节点的控制下，分别将所述上拉节点以及信号输出端的电位下拉至所述下拉电压端的电位;所述第二下拉模块还连接所述上拉节点、所述信号输出端以及所述下拉电压端，用于在所述第二下拉节点的控制下，分别将所述上拉节点以及信号输出端的电位下拉至所述下拉电压端的电位。
[0012]优选的，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，第二极连接所述上拉节点。
[0013]优选的，所述上拉模块包括第二晶体管和第一电容;所述第二晶体管的栅极连接所述上拉节点，第一极连接第一时钟信号输入端，第二极与所述信号输出端相连接;所述第一电容的一端连接所述上拉节点，第二端与所述信号输出端相连接。
[0014]优选的，所述复位模块包括第三晶体管和第四晶体管;所述第三晶体管的栅极连接所述复位信号端，第一极连接所述下拉电压端，第二极与所述上拉节点相连接;所述第四晶体管的栅极连接所述复位信号端，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。
[0015]优选的，所述第一下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管;所述第五晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述第一上拉电压端，第二极与所述第一下拉节点相连接;所述第六晶体管的栅极连接所述复位信号端，第一极连接所述第一上拉电压端，第二极与所述第一下拉节点相连接;所述第七晶体管的栅极连接所述上拉节点，第一极连接所述下拉电压端，第二极与第一下拉节点相连接。
[0016]优选的，所述第二下拉控制模块包括第八晶体管、第九晶体管以及第十晶体管;所述第八晶体管的栅极连接所述复位信号端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接;所述第九晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接;所述第十晶体管的栅极连接所述上拉节点，第一极连接所述下拉电压端，第二极与所述第二下拉节点相连接。
[0017]所述第二下拉控制模块包括第八晶体管、第九晶体管以及第十晶体管;所述第八晶体管的栅极连接所述复位信号端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接;所述第九晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接;所述第十晶体管的栅极连接所述上拉节点，第一极连接所述下拉电压端，第二极与所述第二下拉节点相连接。
[0018]优选的，所述第一下拉模块包括第十一晶体管和第十二晶体管;所述第十一晶体管的栅极连接所述第一下拉节点，第一极连接所述下拉电压端，第二极与所述上拉节点相连接;所述第十二晶体管的栅极连接所述第一下拉节点，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。
[0019]优选的，所述第二下拉模块包括第十三晶体管和第十四晶体管;所述第十三晶体管的栅极连接所述第二下拉节点，第一极连接所述下拉电压端，第二极与所述上拉节点相连接;所述第十四晶体管的栅极连接所述第二下拉节点，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。
[0020]本发明实施例的另一方面，提供一种用于控制如上所述的任意一种显示驱动电路的方法，包括:对第一上拉电压端或第二上拉电压端的电压进行采集，并输出与第一下拉模块或第二下拉模块的电压特征相配的特征电压;将所述特征电压与参考电压端的参考电压进行比较;当所述特征电压大于或等于所述参考电压时，生成时序控制信号;在所述时序控制信号的控制下使得所述第一上拉电压端或所述第二上拉电压端输出直流电压，所述第一下拉节点和所述第二下拉节点被同时充电，所述第一下拉模块和所述第二下拉模块均处于工作状态。
[0021]本发明实施例的又一方面，提供一种显示装置，包括如上所述的任意一种显示驱动电路。
[0022]本发明实施例提供一种显示驱动电路及其控制方法、显示装置，该显示驱动电路包括特征采集器、比较器、时序控制器以及栅极驱动器。其中，栅极驱动器包括至少两级级联的移位寄存器单元，该移位寄存器单元包括与第一下拉节点相连接的第一下拉模块，以及与第二下拉节点相连接的第二下拉模块;栅极驱动器设置有用于向第一下拉节点充电的第一上拉电压端，以及用于向第二下拉节点充电的第二上拉电压端。特征采集器连接下拉电压端以及比较器的第一输入端，该特征采集器还连接第一上拉电压端或第二上拉电压端，用于对第一上拉电压端或第二上拉电压端的电压进行采集，并比较器的第一输入端输出与所述第一下拉模块或所述第二下拉模块的电压特征相匹配的特征电压。比较器的第二输入端连接参考电压端，输出端与时序控制器相连接，用于将特征电压与参考电压端的参考电压进行比较。时序控制器还连接栅极驱动器，用于接收所述比较器的比较结果，且当所述比较结果为所述特征电压大于或等于所述参考电压时，所述时序控制器生成时序控制信号，以在所述时序信号的控制下使得所述第一上拉电压端和所述第二上拉电压端输出直流电压，第一下拉节点和第二下拉节点被同时充电，第一下拉模块和第二下拉模块均处于工作状态。
[0023]这样一来，由于上述特征电压与第一下拉模块或第二下拉模块的电压特征相匹配，因此该特征电压能够表征第一下拉模块或第二下拉模块在偏压状态下工作的寿命。在此情况下，在一图像帧内，当特征采集器采输出的特征电压大于或等于参考电压时，说明第一下拉模块或第二下拉模块即将或已经发生损坏，第一下拉模块和第二下拉模块将无法在下一图像帧对移位寄存器单元的信号输出端进行交替下拉。在此情况下，在此情况下，时序控制器生成时序控制信号，以在时序控制信号的控制下可以在接下来的图像帧内第一下拉模块和第二下拉模块同时开启，在此情况下，即使第一下拉模块和第二下拉模块中的其中损坏而无法正常工作，另外一个下拉模块仍然能够在移位寄存器单元的非输出阶段持续保持开启状态，使得该移位寄存器单元的输出端保持无输出状态，以达到栅极驱动器持续正常工作的目的。
【附图说明】
[0024]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本发明实施例提供的一种显示驱动电路的结构示意图；
[0026]图2为图1中栅极驱动器的结构示意图；
[0027]图3为图2中移位寄存器单元的结构示意图；
[0028]图4为图3中移位寄存器单元的中各个模块的具体结构示意图；
[0029]图5为用于驱动图4所示的移位寄存器单元的控制信号的时序图；
[0030]图6为在连续多个图像帧内驱动图4所示的移位寄存器单元的控制信号的一种波形图；
[0031]图7为在连续多个图像帧内驱动图4所示的移位寄存器单元的控制信号的另一种波形图；
[0032]图8为本发明实施例提供的一种显示驱动电路的控制方法流程图。
[0033]附图标记:
[0034]100-特征采集器;200-比较器;300-时序控制器;400-栅极驱动器；10-上拉控制模块;20-上拉模块;30-复位模块;40-第一下拉控制模块;50-第二下拉控制模块;60-第一下拉模块;70-第二下拉模块;Ml-第一采集晶体管;M2-第二采集晶体管;Tl?T14-第一晶体管?第十四晶体管;PU-上拉节点；PDl-第一下拉节点；PD2-第二下拉节点；VDDl-第一上拉电压端;VDD2-第二上拉电压端;VSS-下拉电压端；INPUT-信号输入端；RESET-复位信号端；OUTPUT-信号输出端;CLK-第一时钟信号输入端;CLKB-第二时钟信号输入端;CLKl-第一系统时钟信号输入端;CLK2-第二系统时钟信号输入端;Vref-参考电压端;Vt-特征电压;Vg-工作电压端;GND-接地端;STV-起始信号。
【具体实施方式】
[0035]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0036]本发明实施例提供一种显示驱动电路，如图1所示，包括特征采集器100、比较器200、时序控制器300以及栅极驱动器400。
[0037]其中，栅极驱动器400如图2所示，包括至少两级级联的移位寄存器单元(RSl、RS2……RSn)。第一级移位寄存器单元RSl的信号输入端INPUT连接起始信号端STV，除了第一级移位寄存器单元RSl以外，上一级移位寄存器单元RS(n-l)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的信号输入端INPUT相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动器400的第一级移位寄存器单元RSl在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。
[0038]此外，除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的复位信号端RESET连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的复位信号端RESET能够接收复位信号，该复位信号可以通过单独的信号端提供，或者还可以将最后一级移位寄存器单元RSn的复位信号端RESET与上述起始信号端STV连接。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RSl的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。
[0039]需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK与第二时钟信号输入端CLKB输出的信号如图5所示波形的频率、振幅相同，相位相反。可以如图2所示，不同移位寄存器单元上的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别与第一系统时钟信号输入端CLKl和第二系统时钟信号输入端CLK2交替连接。
[0040]例如，第一级移位寄存器单元RSl的第一时钟信号输入端CLK连接第一系统时钟信号输入端CLKl，第二时钟信号输入端CLKB连接第二系统时钟信号输入端CLK2;第二级移位寄存器单元RS2的第一时钟信号输入端CLK连接第二系统时钟信号输入端CLK2，第二时钟信号输入端CLKB连接第一系统时钟信号输入端CLK3。以下移位寄存器单元的连接方式同上所述。
[0041 ]在此基础上，上述栅极驱动器400中的任意一级移位寄存器单元，如图3所示包括与第一下拉节点roi相连接的第一下拉模块60，以及与第二下拉节点TO2相连接的第二下拉模块TO2。栅极驱动器400设置有用于向第一下拉节点HH充电的第一上拉电压端VDDl，以及用于向第二下拉节点ro2充电的第二上拉电压端VDD2。
[0042]特征采集器100连接下拉电压端VSS以及比较器200的第一输入端。此外，该特征采集器还连接第一上拉电压端VDDl或第二上拉电压端VDD2，用于对第一上拉电压端VDDl或第二上拉电压端VDD2的电压进行米集，并向比较器200的第一输入端输出与第一下拉模块60或第二下拉模块70的电压特征相匹配的特征电压Vt。
[0043]其中，第一下拉模块60或第二下拉模块70的电压特征是指，与第一下拉模块60或第二下拉模块70在工作过程中受到的偏压相关的电压。基于此，特征电压Vt与第一下拉模块60或第二下拉模块70的电压特征相匹配是指，特征电压Vt能够表征第一下拉模块60或第二下拉模块70在偏压状态下工作的寿命。
[0044]比较器200的第二输入端连接参考电压端Vref，输出端与时序控制器300相连接，用于将上述特征电压Vt与参考电压端Vref的参考电压进行比较。此外，比较器还连接工作电压端Vg和接地端GND，工作电压端Vg用于向比较器提供工作电压。
[0045]时序控制器300还连接栅极驱动器400，用于接收比较器200的比较结果，且当比较结果为特征电压Vt大于或等于参考电压Vref时，时序控制器300生成时序控制信号，以在所述时序控制信号的控制下使得第一上拉电压端VDDl和第二上拉电压端VDD2输出直流电压，第一下拉节点HH和第二下拉节点TO2被同时充电，第一下拉模块60和第二下拉模块70均处于工作状态。
[0046]需要说明的是，当制备的栅极驱动器400内的TFT的尺寸和有效工作时长不同时，上述参考电压Vref不同。具体的，选取设置有上述显示驱动电路的显示基板作为样品，可以先将Vref设置为无限大，即上述比较器200处于非工作状态，在此情况下，使得第一下拉模块60和第二下拉模块70交替对信号输出端OUTPUT和上拉节点PU进行下拉。直到某一移位寄存器单元发生损坏，使得栅极驱动器400无法工作，此时记录特征采集器100采集到的特征电压Vt作为上述参考电压Vref。
[0047]其中，第一下拉模块60和第二下拉模块70交替工作的过程中，如图6所示，每一图像帧，例如第U-1画面帧、第U画面帧或者第U+1画面帧中(其中U为彡I的正整数)，第一上拉电压端VDDl和第二上拉电压端VDD2的相位相反，例如当第一上拉电压端VDDl输出高电平时，第二上拉电压端VDD2输出低电平。或者，当第二上拉电压端VDD2输出高电平时，第一上拉电压端VDDl输出低电平。此时，第一下拉节点PDl和第二下拉节点PD2被交替充电。
[0048]接下来，对于其余的设置有上述显示驱动电路的显示基板而言，当特征采集器100采集到的特征电压Vt大于或等于参考电压Vref时，在时序控制信号的作用下，第一上拉电压端VDDl和第二上拉电压端VDD2输出直流电压，使得第一下拉模块60和第二下拉模块70同时开启，一起对信号输出端OUTPUT和上拉节点HJ进行下拉。
[0049]其中，在第一下拉模块60和第二下拉模块70同时开启的过程中，如图7所示，第U-1画面帧、第U画面帧和第U+1画面帧……中，在时序控制信号的控制下，第一上拉电压端VDDl和第二上拉电压端VDD2输出直流电压，第一下拉节点I3Dl和第二下拉节点TO2被同时充电。
[0050]这样一来，由于上述特征电压与第一下拉模块或第二下拉模块的电压特征相匹配，因此该特征电压能够表征第一下拉模块或第二下拉模块在偏压状态下工作的寿命。在此情况下，在一图像帧内，当特征采集器输出的特征电压大于或等于参考电压时，说明第一下拉模块或第二下拉模块即将或已经发生损坏，第一下拉模块和第二下拉模块将无法在下一图像帧对移位寄存器单元的信号输出端进行交替下拉。在此情况下，时序控制器生成时序控制信号，以在时序控制信号的控制下可以在接下来的图像帧内第一下拉模块和第二下拉模块同时开启，在此情况下，即使第一下拉模块和第二下拉模块中的其中一个由于TFT损坏而无法正常工作，另外一个下拉模块仍然能够在移位寄存器单元的非输出阶段持续保持开启状态，使得该移位寄存器单元的输出端保持无输出状态，以达到栅极驱动器持续正常工作的目的。
[0051]以下对栅极驱动器中的任意一个移位寄存器单元的结构进行详细的说明。
[0052]该移位寄存器单元如图3所示，还包括上拉控制模块10、上拉模块20、复位模块30、第一下拉控制模块40以及第二下拉控制模块50。
[0053]其中，上拉控制模块10连接信号输入端INHJT和上拉节点HJ，用于在信号输入端INPUT的控制下，将信号输入端INPUT的电压输出至上拉节点HJ。
[0054]上拉模块20连接第一时钟信号输入端CLK、上拉节点PU以及信号输出端OUTPUT，用于在上拉节点PU的控制下，将第一时钟信号输入端CLK的信号输出至信号输出端OUTPUT。
[0055]复位模块30连接复位信号端RESET、下拉电压端VSS、上拉节点PU以及信号输出端OUTPUT，用于在复位信号端RESET的控制下，分别将下拉节点PU和信号输出端OUTPUT的电位下拉至下拉电压端VSS的电位。
[0056]第一下拉控制模块40连接第一上拉电压端VDDl、第二时钟信号输入端CLKB、复位信号端RESET、上拉节点PU、第一下拉节点PDl以及下拉电压端VSS，用于在第二时钟信号输入端CLKB、复位信号端RESET的控制下，将第一上拉电压端VDDI的电压输出至第一下拉节点PDl，或者在上拉节点PU的控制下，将第一下拉节点PDl的电位下拉至下拉电压端VSS的电位。
[0057]第二下拉控制模块50连接第二上拉电压端VDD2、第二时钟信号输入端CLKB、复位信号端RESET、上拉节点PU、第二下拉节点PD3以及下拉电压端VSS，用于在第二时钟信号输入端CLKB、复位信号端RESET的控制下，将第二上拉电压端VDD2的电压输出至第二下拉节点PD2，或者在上拉节点PU的控制下，将第二下拉节点PD2的电位下拉至下拉电压端VSS的电位。
[0058]第一下拉模块60还连接上拉节点PU、信号输出端OUTPUT以及下拉电压端VSS，用于在第一下拉节点PDl的控制下，分别将上拉节点PU以及信号输出端OUTPUT的电位下拉至下拉电压端VSS的电位。
[0059]第二下拉模块70还连接上拉节点PU、信号输出端OUTPUT以及下拉电压端VSS，用于在第二下拉节点PD2的控制下，分别将上拉节点PU以及信号输出端OUTPUT的电位下拉至下拉电压端VSS的电位。
[0060]以下对上述移位寄存器中各个模块的具体结构进行详细的说明。
[0061]在此情况下，上拉控制模块10包括第一晶体管Tl，第一晶体管Tl的栅极和第一极连接信号输入端INPUT，第二极连接上拉节点HJ。
[0062]上拉模块20包括第二晶体管T2和第一电容Cl。
[0063]其中，第二晶体管T2的栅极连接上拉节点HJ，第一极连接第一时钟信号输入端CLK，第二极与信号输出端OUTPUT相连接。
[0064]第一电容Cl的一端连接上拉节点PU，第二端与信号输出端OUTPUT相连接。
[0065]复位模块30包括第三晶体管T3和第四晶体管T4。
[0066]其中，第三晶体管T3的栅极连接复位信号端RESET，第一极连接下拉电压端VSS，第二极与上拉节点PU相连接。
[0067]第四晶体管T4的栅极连接复位信号端RESET，第一极连接下拉电压端VSS，第二极与信号输出端OUTPUT相连接。
[0068]第一下拉控制模块40包括第五晶体管T5、第六晶体管T6以及第七晶体管T7。
[0069]其中，第五晶体管T5的栅极连接第二时钟信号输入端CLKB，第一极连接第一上拉电压端VDDl，第二极与第一下拉节点roi相连接。
[0070]第六晶体管T6的栅极连接复位信号端RESET，第一极连接第一上拉电压端VDDl，第二极与第一下拉节点F1Dl相连接。
[0071]第七晶体管T7的栅极连接上拉节点PU，第一极连接下拉电压端VSS，第二极与第一下拉节点PD I相连接。
[0072]第二下拉控制模块50包括第八晶体管T8、第九晶体管T9以及第十晶体管T10。
[0073]其中，第八晶体管T8的栅极连接复位信号端RESET，第一极连接第二上拉电压端VDD2，第二极与第二下拉节点TO2相连接。
[0074]第九晶体管T9的栅极连接第二时钟信号输入端CLKB，第一极连接第二上拉电压端VDD2，第二极与第二下拉节点TO2相连接。
[0075]第十晶体管TlO的栅极连接上拉节点PU，第一极连接下拉电压端VSS，第二极与第二下拉节点ro2相连接。
[0076]第一下拉模块60包括第十一晶体管Tll和第十二晶体管T12。
[0077]其中，第十一晶体管Tll的栅极连接第一下拉节点PDl，第一极连接下拉电压端VSS，第二极与上拉节点PU相连接。
[0078]第十二晶体管T12的栅极连接第一下拉节点roi，第一极连接下拉电压端VSS，第二极与信号输出端OUTPUT相连接。
[0079]第二下拉模块70包括第十三晶体管T13和第十四晶体管T14。
[0080]其中，第十三晶体管T13的栅极连接第二下拉节点PD2，第一极连接下拉电压端VSS，第二极与上拉节点PU相连接。
[0081]第十四晶体管T14的栅极连接第二下拉节点TO2，第一极连接下拉电压端VSS，第二极与信号输出端OUTPUT相连接。
[0082]在此基础上，如图1所示，该特征采集器100可以包括第一采集晶体管Ml和第二采集晶体管M2。
[0083]其中，第一采集晶体管Ml和第二采集晶体管M2的连接方式如下:
[0084]例如，当该特征采集器100用于对第一上拉电压端VDDl进行采集时:
[0085]第一采集晶体管Ml的栅极和第一极连接第一上拉电压端VDDl，第二极连接第二采集晶体管M2的第一极。
[0086]第二采集晶体管M2的栅极连接上述第一上拉电压端VDDl，第一极连接下拉电压端VSS，第二极与比较器200的第一输入端相连接。
[0087]又例如，当该特征采集器100用于对第二上拉电压端VDD2进行采集时:
[0088]第一采集晶体管Ml的栅极和第一极连接第二上拉电压端VDD2，第二极连接第二采集晶体管M2的第一极。
[0089]第二采集晶体管M2的栅极连接上述第二上拉电压端VDD2，第一极连接下拉电压端VSS，第二极与比较器200的第一输入端相连接。
[0090]结合图1和图4可以看出，以上述晶体管均为N向晶体管为例，当第一采集晶体管Ml的栅极和第一极连接第一上拉电压端VDDl，第二采集晶体管M2的栅极连接上述第一上拉电压端VDDl时，第二采集晶体管M2的栅源电压Vgs = VDDl-VSS与第一下拉模块60中的第^^一晶体管Tll和第十二晶体管T12受到的偏压相同，因此第二采集晶体管M2的特性变化可以反映第i^一晶体管Tll和第十二晶体管T12的寿命。
[0091]或者，当第二采集晶体管M2的栅极和第一极连接第二上拉电压端VDD2，第二采集晶体管M2的栅极连接上述第二上拉电压端VDD2时，第二采集晶体管M2的栅源电压Vgs =VDD2-VSS与第二下拉模块70中的第十三晶体管T13和第十四晶体管T14受到的偏压相同，因此第二采集晶体管M2的特性变化可以反映第十三晶体管T13和第十四晶体管T14的器件的寿命O
[0092]在此情况下，如图1所示，构成特征采集器100的第一采集晶体管Ml和第二采集晶体管M2可以看作是串联的两个电阻，其中，第一采集晶体管Ml的栅极和第一极短接，从而可以为一定值电阻，而第二采集晶体管M2的特征会受到偏压的影响而发生变化，从而为一可变电阻。当显示驱动电路长时间工作，第二采集晶体管M2的导通性能下降，从而使得自身电阻值升高，流过第一采集晶体管Ml和第二采集晶体管M2的电流减小，由于第一晶体管Ml的电阻不变，因此第一晶体管Ml两端的压差减小，即I VDDl-Vt I减小，或者I VDD2-Vt |减小，从而使得特征电压Vt增大。此时，可以对特征电压Vt与已经设定好的参考电压Vref进行比较，当特征电压Vt大于或等于Vref时，可以说明第二采集晶体管M2的寿命接近极限，同时也说明第一下拉单元60或第二下拉单元70中的晶体管的寿命接近极限，因此第一下拉单元60或第二下拉单元70无法交替工作，从而可以通过第一上拉电压端VDDl和第二上拉电压端VDD2输出直流电，使得第一下拉单元60或第二下拉单元70同时工作，以确保该移位寄存器单元的输出端保持无输出状态。
[0093]需要说明的是，为了加强第二采集晶体管M2的第二极，即该特征采集器100用于输出特征电压Vt的节点C处的电压变化幅度，以便于对特征电压Vt进行采集。优选的，第二采集晶体管M2的尺寸可以大于第一采集晶体管Ml的尺寸。
[0094]以下以上述晶体管均为N型晶体管为例，并结合图5对如图4所示的移位寄存器单元中的各个晶体管，在一图像帧(例如第U图像帧)的不同的阶段(Pl?P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一上拉电压端VDDl、第二上拉电压端VDD2恒定输出高电平，下拉电压端VSS恒定输出低电平为例进行的说明。
[0095]在此情况下，输入阶段PI，INPUT = I，RESET = O，CLK = O，CLKB = I;其中“O”表示低电平，“I”表示高电平。
[0096]此时，由于信号输入端INPUT输出高电平，因此第一晶体管Tl导通，从而将信号输入端INPUT的高电平输出至上拉节点PU，并通过第一电容Cl对该高电平进行存储。在上拉节点PU的控制下，第二晶体管T2导通，将第一时钟信号输入端CLK的低电平至信号输出端OUTPUT。
[0097]在上拉节点PU高电位的控制下，第七晶体管T7和第十晶体管TlO导通。因此即使第二时钟信号输入端CLKB的高电平将第五晶体管T5和第八晶体管T8导通，通过第七晶体管T7仍然能够将第一下拉节点F1Dl下拉至下拉电压端VSS，通过第十晶体管TlO仍然能够将第二下拉节点PD2下拉至下拉电压端VSS。在此情况下，第十一晶体管Tll、第十二晶体管T12、第十三晶体管T13以及第十四晶体管T14均处于截止状态。
[0098]此外，复位信号端RESET输入低电平，因此第三晶体管T3、第四晶体管T4、第六晶体管T6以及第八晶体管T8均处于截止状态。
[0099 ]综上所述，信号输出端OUTPUT在上述输入阶段PI输出低电平。
[0100]输出阶段P2，INPUT= O，RESET = 0，CLK = I，CLKB = 0;
[0101]此时，由于信号输入端INPUT输出低电平，因此第一晶体管Tl处于截止状态。第一电容Cl将输入阶段Pl存储的高电平对上拉节点PU进行充电，从而使得第二晶体管T2保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过第二晶体管T2输出至信号输出端OUTPUT。此外，在第一电容Cl的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第二晶体管T2处于导通的状态，从而使得第一时钟信号输入端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。
[0102]此外，第一下拉节点PDl、第二下拉节点TO2以及其余晶体管的导通和截止状态与输入阶段Pl相同，在此不再一一赘述。
[0103]综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。
[0104]复位阶段P3，INPUT= O，RESET = I，CLK = O，CLKB = I ；
[0105]此时，由于复位信号端RESET输出高电平，第三晶体管T3导通，从而将上拉节点PU的电位下拉至下拉电压端VSS的低电平，以对上拉节点PU进行复位;第四晶体管Τ4导通，从而将信号输出端OUTPUT的电位下拉至下拉电压端VSS的低电平，以对信号输出端OUTPUT进行复位。此外，第六晶体管T6导通，且第二时钟信号输入端CLKB输出高电平将第五晶体管T5导通，第一上拉电压端VDDl的高电平输出至第一上拉节点PDl，第九晶体管T9导通，且第二时钟信号输入端CLKB输出高电平将第八晶体管T8导通，第二上拉电压端VDD2的高电平输出至第二上拉节点TO2。
[0106]基于此，在第一上拉节点roi的控制下，第十晶体管Til导通，将上拉节点PU的电位下拉至下拉电压端VSS，第十二晶体管Tl 2导通，将信号输出端OUTPUT的电压下拉至下拉电压端VSS。此外，在第二上拉节点的控制下，第十三晶体管T13导通，将上拉节点PU的电位下拉至下拉电压端VSS，第四晶体管T14导通，将信号输出端OUTPUT的电压下拉至下拉电压端VSSo
[0107]此外，信号输入端INPUT输出低电平，第一晶体管Tl截止，上拉节点PU为低电平，第二晶体管T2截止。
[0108]综上所述，本阶段信号输出端OUTPUT被拉至低电平，因此无栅极扫描信号输出，该移位寄存器单元处于无输出阶段。直到下一图像帧(例如第U+1图像帧)之前，即如图6或图7所示起始信号STV再次输出高电平时，该移位寄存器单元均处于上述无输出阶段。
[0109]需要说明的是，为了使得移位寄存器单元在下一图像帧(例如第U+1图像帧)之前处于上述无输出阶段。可以通过第二时钟信号输入端CLKB将第五晶体管T5和第九晶体管T9导通，从而将第一上拉电压端VDDl的电压输出至第一下拉节点HH，当第一上拉电压端VDDl输出高电平时，第一下拉节点roi能够开启第一下拉模块60。此外，第九晶体管T9导通的情况下，第二上拉电压端VDD2的电压输出至第二下拉节点TO2，当第二上拉电压端VDD2输出高电平时，第二下拉节点ro2能够开启第一下拉模块70。
[0110]具体的，如图1所示，当特征采集器100与第一上拉电压端VDDl相连接时，该特征采集器100中的第二采集晶体管M2的特性变化可以反映第一下拉模块60中第十一晶体管Tll和第十二晶体管T12的寿命。在此情况下，上述显示驱动电路在开始工作时，当移位寄存器单元位于上述无输出阶段，上述第一上拉电压端VDDl和第二上拉电压端VDD2的时序图可以如图6所示，从而可以交替对第一上拉节点roi和第二上拉节点TO2充电，使得第一下拉模块60和第二下拉模块70交替工作，以避免某一下拉模块长时间处于工作状态。当特征采集器100采集到的特征电压Vt多参考电压Vref时，说明第二采集晶体管M2的寿命接近极限，同时也说明第一下拉单元60中的第十一晶体管Tll和第十二晶体管T12的寿命接近极限。在此情况下，如果第一下拉模块60和第二下拉模块70仍然交替工作，移位寄存器单元将无法处于无输出阶段。
[0111]为了解决上述问题，时序控制器300需要输出时序控制信号，以使得第一上拉电压端VDDl和第二上拉电压端VDD2的时序图可以如图7所示，从而可以同时对第一上拉节点和第二上拉节点Η)2充电，使得第一下拉模块60和第二下拉模块70同时工作，因此即使第一下拉模块60发生损坏，第二下拉模块70仍然可以对信号输出端OUTPUT进行下拉，使得移位寄存器单元在下一图像帧扫描之前，仍然处于无输出阶段。
[0112]当然，上述是以特征采集器100与第一上拉电压端VDDl相连接对控制第一下拉模块60和第二下拉模块70交替或同时工作的举例说明，当特征采集器100与第二上拉电压端VDD2相连接时，控制方法同理可得，在此不再赘述。
[0113]需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，上述晶体管也可以均为P型控制过程同理可得，此处不再赘述。
[0114]本发明实施例提供一种用于控制上述任意一种显示驱动电路的方法，如图8所示，在显示驱动电路如图1所示包括栅极驱动器400，该栅极驱动器400如图2所示包括至少两级级联的移位寄存器单元(RS1、RS2……)，该移位寄存器单元如图3所示包括第一下拉模块60和第二下拉模块70的情况下，上述显示驱动电路的控制方法如图8所示，包括:
[0115]SlOl、对第一上拉电压端VDDl或第二上拉电压端VDD2的电压进行采集，并输出与第一下拉模块60或第二下拉模块70的电压特征相配的特征电压Vt。
[0116]S102、将特征电压Vt与参考电压端Vref的参考电压进行比较。
[0117]S103、当特征电压Vt大于或等于参考电压Vref时，生成时序控制信号。
[0118]S104、在时序控制信号的控制下使得第一上拉电压端VDDl或第二上拉电压端VDD2，如图7所示，输出直流电压，第一下拉节点PDl和第二下拉节点TO2被同时充电，第一下拉模块60和第二下拉模块70均处于工作状态。
[0119]这样一来，由于上述特征电压与第一下拉模块或第二下拉模块的电压特征相匹配，因此该特征电压能够表征第一下拉模块或第二下拉模块在偏压状态下工作的寿命。在此情况下，在一图像帧内，当特征采集器采输出的特征电压大于或等于参考电压时，说明第一下拉模块或第二下拉模块即将或已经发生损坏，第一下拉模块和第二下拉模块将无法在下一图像帧对移位寄存器单元的信号输出端进行交替下拉。在此情况下，在此情况下，时序控制器生成时序控制信号，以在时序控制信号的控制下可以在接下来的图像帧内第一下拉模块和第二下拉模块同时开启，在此情况下，即使第一下拉模块和第二下拉模块中的其中损坏而无法正常工作，另外一个下拉模块仍然能够在移位寄存器单元的非输出阶段持续保持开启状态，使得该移位寄存器单元的输出端保持无输出状态，以达到栅极驱动器持续正常工作的目的。
[0120]本发明实施例提供一种显示装置包括如上所述的任意一种显示驱动电路，具有与前述实施例提供的显示驱动电路相同的结构和有益效果，由于前述实施例已经对显示驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
[0121]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种显示驱动电路，其特征在于，包括特征采集器、比较器、时序控制器以及栅极驱动器； 所述栅极驱动器包括至少两级级联的移位寄存器单元，所述移位寄存器单元包括与第一下拉节点相连接的第一下拉模块，以及与第二下拉节点相连接的第二下拉模块;所述栅极驱动器设置有用于向所述第一下拉节点充电的第一上拉电压端，以及用于向所述第二下拉节点充电的第二上拉电压端； 所述特征采集器连接下拉电压端以及所述比较器的第一输入端，所述特征采集器还连接所述第一上拉电压端或所述第二上拉电压端，用于对所述第一上拉电压端或所述第二上拉电压端的电压进行采集，并向所述比较器的第一输入端输出与所述第一下拉模块或所述第二下拉模块的电压特征相配的特征电压； 所述比较器的第二输入端连接参考电压端，输出端与所述时序控制器相连接，用于将所述特征电压与所述参考电压端的参考电压进行比较； 所述时序控制器还连接所述栅极驱动器，用于接收所述比较器的比较结果，且当所述比较结果为所述特征电压大于或等于所述参考电压时，所述时序控制器生成时序控制信号，以在所述时序控制信号的控制下使得所述第一上拉电压端和所述第二上拉电压端输出直流电压，所述第一下拉节点和所述第二下拉节点被同时充电，所述第一下拉模块和所述第二下拉模块均处于工作状态。2.根据权利要求1所述的显示驱动电路，其特征在于，特征采集器包括第一采集晶体管和第二采集晶体管； 所述第一采集晶体管的第二极连接所述第二采集晶体管的第一极;所述第二采集晶体管的第一极连接所述下拉电压端，第二极与所述比较器的第一输入端相连接； 所述第一采集晶体管的栅极和第一极连接所述第一上拉电压端，所述第二采集晶体管的栅极连接所述第一上拉电压端;或所述第一采集晶体管的栅极和第一极连接所述第二上拉电压端，所述第二采集晶体管的栅极连接所述第二上拉电压端。3.根据权利要求1所述的显示驱动电路，其特征在于， 所述移位寄存器单元还包括上拉控制模块、上拉模块、复位模块、第一下拉控制模块以及第二下拉控制模块； 所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点； 所述上拉模块连接第一时钟信号输入端、所述上拉节点以及信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号输入端的信号输出至所述信号输出端； 所述复位模块连接复位信号端、所述下拉电压端、上拉节点以及信号输出端，用于在所述复位信号端的控制下，分别将所述下拉节点和所述信号输出端的电位下拉至所述下拉电压端的电位； 所述第一下拉控制模块连接所述第一上拉电压端、第二时钟信号输入端、所述复位信号端、所述上拉节点、所述第一下拉节点以及所述下拉电压端，用于在所述第二时钟信号输入端、所述复位信号端的控制下，将所述第一上拉电压端的电压输出至所述第一下拉节点，或者在所述上拉节点的控制下，将所述第一下拉节点的电位下拉至所述下拉电压端的电位； 所述第二下拉控制模块连接所述第二上拉电压端、第二时钟信号输入端、所述复位信号端、所述上拉节点、所述第二下拉节点以及所述下拉电压端，用于在所述第二时钟信号输入端、所述复位信号端的控制下，将所述第二上拉电压端的电压输出至所述第二下拉节点，或者在所述上拉节点的控制下，将所述第二下拉节点的电位下拉至所述下拉电压端的电位； 第一下拉模块还连接所述上拉节点、所述信号输出端以及所述下拉电压端，用于在所述第一下拉节点的控制下，分别将所述上拉节点以及信号输出端的电位下拉至所述下拉电压端的电位； 所述第二下拉模块还连接所述上拉节点、所述信号输出端以及所述下拉电压端，用于在所述第二下拉节点的控制下，分别将所述上拉节点以及信号输出端的电位下拉至所述下拉电压端的电位。4.根据权利要求3所述的显示驱动电路，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，第二极连接所述上拉节点。5.根据权利要求3所述的显示驱动电路，其特征在于，所述上拉模块包括第二晶体管和第一电容； 所述第二晶体管的栅极连接所述上拉节点，第一极连接第一时钟信号输入端，第二极与所述信号输出端相连接； 所述第一电容的一端连接所述上拉节点，第二端与所述信号输出端相连接。6.根据权利要求3所述的显示驱动电路，其特征在于，所述复位模块包括第三晶体管和第四晶体管； 所述第三晶体管的栅极连接所述复位信号端，第一极连接所述下拉电压端，第二极与所述上拉节点相连接； 所述第四晶体管的栅极连接所述复位信号端，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。7.根据权利要求3所述的显示驱动电路，其特征在于，所述第一下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管； 所述第五晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述第一上拉电压端，第二极与所述第一下拉节点相连接； 所述第六晶体管的栅极连接所述复位信号端，第一极连接所述第一上拉电压端，第二极与所述第一下拉节点相连接； 所述第七晶体管的栅极连接所述上拉节点，第一极连接所述下拉电压端，第二极与第一下拉节点相连接。8.根据权利要求3所述的显示驱动电路，其特征在于，所述第二下拉控制模块包括第八晶体管、第九晶体管以及第十晶体管； 所述第八晶体管的栅极连接所述复位信号端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接； 所述第九晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述第二上拉电压端，第二极与所述第二下拉节点相连接； 所述第十晶体管的栅极连接所述上拉节点，第一极连接所述下拉电压端，第二极与所述第二下拉节点相连接。9.根据权利要求3所述的显示驱动电路，其特征在于，所述第一下拉模块包括第十一晶体管和第十二晶体管； 所述第十一晶体管的栅极连接所述第一下拉节点，第一极连接所述下拉电压端，第二极与所述上拉节点相连接； 所述第十二晶体管的栅极连接所述第一下拉节点，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。10.根据权利要求3所述的显示驱动电路，其特征在于，所述第二下拉模块包括第十三晶体管和第十四晶体管； 所述第十三晶体管的栅极连接所述第二下拉节点，第一极连接所述下拉电压端，第二极与所述上拉节点相连接； 所述第十四晶体管的栅极连接所述第二下拉节点，第一极连接所述下拉电压端，第二极与所述信号输出端相连接。11.一种用于控制如权利要求1-10任一项所述的显示驱动电路的方法，其特征在于，包括: 对第一上拉电压端或第二上拉电压端的电压进行采集，并输出与第一下拉模块或第二下拉模块的电压特征相配的特征电压； 将所述特征电压与参考电压端的参考电压进行比较； 当所述特征电压大于或等于所述参考电压时，生成时序控制信号； 在所述时序控制信号的控制下使得所述第一上拉电压端或所述第二上拉电压端输出直流电压，第一下拉节点和第二下拉节点被同时充电，所述第一下拉模块和所述第二下拉模块均处于工作状态。12.—种显示装置，其特征在于，包括如权利要求1-10任一项所述的显示驱动电路。
【文档编号】G09G3/3208GK105976755SQ201610571242
【公开日】2016年9月28日
【申请日】2016年7月19日
【发明人】王峥
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司