半导体集成电路器件的制造方法

专利名称：半导体集成电路器件的制造方法
技术领域：
本发明涉及一种半导体集成电路器件的制造技术，尤其涉及当应用照相平版印刷术(以下简称“光刻”)在半导体集成电路器件的制造步骤中用光掩模(以下简称“掩模”)转移预定图形到半导体晶片(以下简称“晶片”)上时的技术效果。
背景技术：
在半导体集成电路器件(LSI大规模集成电路)的制造中，采用光刻作为在晶片上形成微小图形的方法。作为这种光刻，所谓的光学投影曝光方法最为普遍，在此方法中在掩模上形成的图形通过步进光学系统重复转移到晶片上。例如在日本专利申请特许公开2000-91192中描述了该步进光学系统的基本构成。
在这种投影曝光方法中，晶片上的分辨率R通常用R＝k×λ/NA表示，其中K代表取决于抗蚀剂材料和工艺的常数，λ表示照明光的波长，NA表示投影曝光透镜用数字表示的孔径。从此关系式明显看出，随着图形小型化的趋势，利用更短波长的光源的投影曝光技术成为必须。现通过采用汞灯的i线(λ＝365nm)或KrF受激准分子激光器(λ＝248nm)作为照射光源的投影曝光系统实施LSI的制造。ArF受激准分子激光器(λ＝193nm)的采用或F2受激准分子激光器(λ＝157nm)的采用是在研究中的，这是因为需要更短波长的光源以实现进一步的微型化。
用于投影曝光方法中的掩模在对照射光透明石英玻璃衬底上具有由铬的光阻挡膜制成的光阻挡图形。例如由以下方法制造这种掩模在石英玻璃衬底上形成将成为光阻挡膜的铬膜；给铬膜施加对电子束感光的抗蚀剂膜；依据预定图形数据使电子束对抗蚀剂膜曝光、显影以形成抗蚀剂图形，用抗蚀剂图形作为刻蚀掩模、刻蚀薄铬膜，由此形成光阻挡图形，然后去除剩余的电子束感光抗蚀剂膜。
但本发明人已发现在采用具有由例如铬的金属膜制成的光阻挡图形的曝光技术中存在下述问题。
具体而言，具有由金属膜制成的光阻挡图形的掩模适合批量生产，因为其富于耐久性，具有高可靠性，因此能用于大量的曝光处理。在半导体集成电路器件的研制阶段或预制造阶段，或在半导体集成电路器件的大项目小规模制造中，掩模图形需要不断改变或修正，并且掩模的被重复使用的次数低。在这种情况下，制造掩模花费大量的时间和成本，妨碍了半导体集成电路器件生产率的提高或成本的降低。本发明人发现了这一问题。

发明内容
因此本发明的目的之一是提供一种能够提高半导体集成电路器件生产率的技术。
本发明的另一目的是提供一种能够缩短半导体集成电路器件制造时间的技术。
本发明的再一个目的是提供一种能够减少半导体集成电路成本的技术。
本发明的上述和其它目的和新颖特点将从此处的描述和


变得明显。
在由本申请公开的所有发明中，典型的几个将在下面描述。
在本发明的一个方面，提供一种半导体集成电路器件的制造方法，该方法在曝光处理时依据半导体集成电路器件的产量适当包括，采用第一光掩模和第二光掩模，第一光掩模具有有机感光树脂作为防曝光的阻挡材料，第二光掩模具有金属膜作为防曝光的阻挡材料。
在本发明的另一个方面，还提供一种半导体集成电路器件的制造方法，其中包括判断半导体集成电路器件的产量是否超过预定阈值产量；并且当半导体集成电路器件的产量没有超过阈值时，在曝光处理时采用具有包含有机感光树脂膜的有机材料作为防曝光的阻挡材料的光掩模。
在本发明的另一方面，还提供一种半导体集成电路器件的制造方法，其包括判断半导体集成电路器件的产量是否超过预定阈值产量；当半导体集成电路器件的产量超过阈值时，判断半导体集成电路器件的功能是否已经确定；以及当功能还没有确定时，在曝光处理时采用具有包含有机感光树脂膜的有机材料作为防曝光的阻挡材料的光掩模。
仍是本发明的一方面，还提供一种半导体集成电路器件的制造方法，其包括在当大批量生产步骤之前，在曝光处理时采用具有包含有机感光树脂的有机材料作为防曝光的阻当材料的光掩模。
在本发明的另一方面，还提供一种半导体集成电路器件的制造方法，其中包括在大批量生产步骤之前，在曝光处理时采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；以及在大批量生产步骤采用具有金属膜作为防曝光的阻挡材料的第二光掩模。
在本发明的另一方面，还提供一种半导体集成电路器件的制造方法，其中包括在形成与逻辑电路构成相关的图形的步骤中，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；在形成与单位元件有关的图形的步骤中，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的第二光掩模。
在本发明的另一方面，还提供一种具有ROM的半导体集成电路器件的制造方法，其中包括为了形成与ROM的数据写入有关的图形，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；为了形成除了那些与数据写入有关的图形之外的其它图形，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的第二光掩模。
在本发明的另一方面，仍提供一种半导体集成电路器件的制造方法，适当包括在形成半导体集成电路器件的图形时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模的曝光处理；采用具有金属膜作为防曝光的阻挡材料的第二光掩模的曝光处理；利用能量束直接写入处理。
在本发明的另一方面，仍提供一种半导体集成电路器件的制造方法，其中包括在半导体集成电路器件评估者(evaluator)一方形成第一光掩模，此第一光掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料；在半导体集成电路器件制造者(maker)一方通过用第一光掩模曝光处理将预定图形转移到半导体晶片上；在半导体集成电路器件评估者的一侧上，评估已转移了预定图形的半导体晶片。
在本发明的另一方面，还提供一种半导体集成电路器件的制造方法，其中包括在半导体集成电路器件的大批量生产步骤中，在曝光处理时，采用含金属膜作为防曝光的阻挡材料的光掩模；在半导体集成电路器件的大批量生产步骤完成之后，去除含金属膜作为防曝光的阻挡材料的光掩模；当去掉光掩模后再制造半导体集成电路器件时，在曝光处理时，采用另一光掩模，此光掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料。
在本发明的另一方面，还提供一种半导体集成电路器件的制造方法，其中包括在半导体集成电路器件的大批量生产步骤之前，在曝光处理时采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；在半导体集成电路器件的大批量生产步骤中，在曝光时采用具有金属膜作为防曝光的阻挡材料的第二光掩模，其中在所述第一光掩模上设置有多个半导体芯片转移区域，将相同半导体集成电路器件具有彼此不同数据的图形分别设置在转移区域中。

图1是根据本发明的一个实施例、在半导体集成电路器件的制造步骤中将采用的掩模的制造流程图。
图2表示在图1的掩模制造中有关制造类型清单的举例；图3表示在图1的掩模制造中一种特殊产品的举例；图4表示根据本发明的一个实施例，在半导体集成电路器件的制造步骤中采用的曝光设备的一个例子；图5(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图5(b)是图5(a)沿着A-A取向的横截面图；图6(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图6(b)是图6(a)沿着A-A取向的横截面图；图7(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图7(b)是图7(a)沿着A-A取向的横截面图；图8(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图8(b)是图8(a)沿着A-A取向的横截面图；图9(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图9(b)是图9(a)沿着A-A取向的横截面图；
图10(a)至图10(d)是表示每个常规光掩模在其制造步骤中的横截面图。
图11(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图11(b)是图11(a)的局部的横截面图；图11(c)是图11(b)的修正实施例并且同时是图11(a)局部的横截面图；图12(a)是表示在半导体集成电路器件的制造步骤中采用的光掩模的一个例子的平面图；图11(b)是图12(a)沿线A-A取向的横截面图；图11(c)是图12(b)局部放大横截面图；图11(d)是光阻挡材料的修正实施例，同时是图12(b)的局部放大横截面图；图13(a)是表示半导体集成电路器件制造步骤中采用的光掩模的一个实施例的平面图，图13(b)是沿着图13(a)的线A-A取向的横截面图；图14(a)是表示半导体集成电路器件制造步骤中采用的光掩模的一个实施例的平面图，图14(b)是沿着图14(a)的线A-A取向的横截面图；图15(a)是图12的光掩模在其制造步骤中的平面图，图15(b)是沿着图15(a)的线A-A取向的横截面图；图16(a)是图12的光掩模在图15的步骤后在其制造步骤中的平面图，图16(b)是沿图16(a)线A-A取向的横截面图；图17(a)是图12的光掩模在图16的步骤后在其制造步骤中的平面图，图17(b)是图17(a)沿线A-A取向的横截面图；图18(a)是图12的光掩模在图17的步骤后在其制造步骤中的平面图，图18(b)是图18(a)沿线A-A取向的横截面图；图19(a)是图12的光掩模在图18的步骤后在其制造步骤中的平面图，图19(b)是图19(a)沿线A-A取向的横截面图；图20(a)是图12的光掩模在其重现制造步骤中的平面图，图20(b)是图20(a)沿线A-A取向的横截面图；图21(a)是图12的光掩模在图20的步骤后在其重新制造步骤中的平面图，图21(b)是图21(a)沿线A-A取向的横截面图；图22(a)是图12的光掩模在图21的步骤后在其重新制造步骤中的平面图，图22(b)是图22(a)沿线A-A取向的横截面图；图23(a)是表示用于半导体集成电路器件制造步骤的光掩模的一个实施例的平面图，图23(b)是图23(a)沿线A-A取向的横截面图；图24(a)是表示用于半导体集成电路器件制造步骤的光掩模的一个实施例的平面图，图24(b)是图24(a)沿线A-A取向的横截面图；图25(a)是表示用于半导体集成电路器件制造步骤的光掩模的一个实施例的平面图，图25(b)是图25(a)沿线A-A取向的横截面图；图26(a)是表示图23的光掩模在其制造步骤中的平面图，图26(b)是图26(a)沿线A-A取向的横截面图；图27(a)是表示图23的光掩模在图26的步骤之后在其制造步骤中的平面图，图27(b)是图27(a)沿线A-A取向的横截面图；图28(a)是表示图23的光掩模在其重新制造步骤中的平面图，图28(b)是图28(a)沿线A-A取向的横截面图；图29(a)是表示图23的光掩模在图28的步骤之后在重新制造步骤中的平面图，图29(b)是图29(a)沿线A-A取向的横截面图；图30(a)是表示图23的光掩模在图28的步骤之后在重新制造步骤中的平面图，图30(b)是图30(a)沿线A-A取向的横截面图；图31(a)是表示用于半导体集成电路器件的制造步骤中的光掩模的一个实施例的平面图，图31(b)是图31(a)沿线A-A取向的横截面图；图32(a)是表示用于半导体集成电路器件的制造步骤中的光掩模的一个实施例的平面图，图32(b)是图32(a)沿线A-A取向的横截面图；图33(a)是表示用于半导体集成电路器件的制造步骤中的光掩模的一个实施例的平面图，图33(b)是图33(a)沿线A-A取向的横截面图；图34(a)是表示用于半导体集成电路器件制造步骤中的光掩模的一个实施例的局部平面图，图34(b)是半导体芯片的局部平面图，表示将通过图34(a)的光掩模转移的图形，图34(c)是表示在除去由含有机感光树脂的有机材料制成的光阻挡材料之后、图34(a)的光掩模状态的局部平面图；图34(d)是半导体芯片的局部平面图，表示将通过图34(c)的光掩模转移到半导体芯片上的图形；图35(a)是表示用于半导体集成电路器件的制造步骤中的光掩模的一个实施例，图35(b)是图35(a)沿线A-A取向的横截面图；图36(a)是图31的光掩模在其制造步骤中的平面图，图36(b)是图36(a)沿线A-A取向的横截面图；图37(a)是图31的光掩模在图36的步骤之后、在其制造步骤中的平面图，图37(b)是图37(a)沿线A-A取向的横截面图；图38(a)是图32的光掩模在其制造步骤中的平面图，图38(b)是图38(a)沿线A-A取向的横截面图；图39(a)是图33的光掩模在其制造步骤中的平面图，图39(b)是图39(a)沿线A-A取向的横截面图；图40(a)是图33的光掩模在图39的步骤之后、在其制造步骤中的平面图，图40(b)是图40(a)沿线A-A取向的横截面图；图41(a)是图31的光掩模在其制造步骤中的平面图，图41(b)是图41(a)沿线A-A取向的横截面图；图42(a)是图31的光掩模在图41的步骤之后、在其重新制造步骤中的平面图，图42(b)是图42(a)沿线A-A取向的横截面图；图43(a)是图31的光掩模在图42的步骤之后、在其重新制造步骤中的平面图，图43(b)是图43(a)沿线A-A取向的横截面图；图44表示根据本发明的另一个实施例、在半导体集成电路器件的制造(测试)步骤中，常规掩模、抗蚀剂掩膜和电子束直接写入处理的适当采用。
图45表示通过采用图44的常规掩模、半导体集成电路器件的制造(检测)步骤。
图46表示通过采用图44的电子束直接写入方法、半导体集成电路器件的制造(检测)步骤。
图47表示通过采用图44的抗蚀剂掩模、半导体集成电路器件的制造(检测)步骤。
图48表示根据本发明的进一步的实施例、在半导体集成电路器件的制造步骤中，通过利用抗蚀剂掩膜的评价步骤。
图49是根据本发明更进一步实施例的半导体集成电路器件的制造步骤的流程图；图50(a)表示用于图49的半导体集成电路器件的制造步骤中的抗蚀剂掩膜，图50(b)表示常规掩膜；图51(a)表示由本发明人证实的掩模的预制造品(lot)，图51(b)和图51(c)表示用于图51(a)的掩模；图52(a)表示根据本发明更进一步实施例、用于半导体集成电路器件试验制造中的掩模的预制造品，图52(b)和图52(c)表示用于图52(a)的掩模的一个例子；图53(a)表示根据本发明更进一方面的半导体集成电路器件的预制造步骤，图53(b)和图53(c)表示用于图53(a)的掩模的一个例子；图54表示根据本发明更进一步的实施例的半导体集成电路器件的制造步骤；图55(a)和55(b)都表示在根据本发明更进一步的实施例的半导体集成电路器件的制造步骤中所采用的掩模；图56是根据本发明更进一步的实施例的半导体集成电路器件的制造流程图；图57是图56的半导体集成电路器件的局部平面图；图58是图57的单位元件的平面图；图59(a)至(d)均是用于图58的单位元件制造的掩模的平面图；图60是在图56的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图61是在图60的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图62是在图61的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图63是在图62的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图64是在图63的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图65是在图64的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图66是在图65的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图67是在图66的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图68是在图67的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图69是在图68的步骤之后的半导体集成电路器件的制造步骤中的半导体芯片的局部横截面图；图70(a)表示构成图56的半导体集成电路器件的NAND栅电路的符号，图70(b)是它的电路图，图70(c)是它的设计平面图；图71(a)是用于形成图70的NAND栅电路的接触孔的光掩模的局部平面图，图71(b)是用于形成图70的NAND栅电路的互连的光掩模的局部平面图；图72是在图56的半导体集成电路器件的制造步骤中的半导体晶片的局部横截面图；图73是在图72的步骤之后的半导体集成电路器件的制造步骤中的半导体晶片的局部横截面图；图74是在图73的步骤之后的半导体集成电路器件的制造步骤中的半导体晶片的局部横截面图；图75是在图74的步骤之后的半导体集成电路器件的制造步骤中的半导体晶片的局部横截面图；图76是在图75的步骤之后的半导体集成电路器件的制造步骤中的半导体晶片的局部横截面图；图77(a)表示构成图56的半导体集成电路器件的NOR栅电路的符号，图77(b)是其电路图，图77(c)是其设计平面图；图78(a)是用于形成图77的NOR栅电路的接触孔的光掩模的局部平面图，图78(b)是用于形成图77的NOR栅电路的互连的光掩模的局部平面图；图79是根据本发明的更进一步实施例的半导体集成电路器件的制造流程图；图80(a)是图79的半导体集成电路器件的存储单元区的设计平面图，图80(b)是其电路图，图80(c)是图80(a)沿A-A取向的横截面图；图81(a)是用于图79的半导体集成电路器件的制造步骤中的光掩模在集成电路图形区的局部平面图，图81(b)是掩模ROM存储单元区的设计平面图，掩模ROM显示用于数据写入的图形；图81(c)是在数据写入步骤中，对应于图80(a)的线A-A部分的横截面图；图82(a)是用于图79的半导体集成电路器件的制造步骤中的光掩模在集成电路图形区的局部平面图，图82(b)是掩模ROM的存储单元区的设计平面图，掩模ROM显示用于数据写入的图形；图82(c)是在数据写入步骤中，对应于图80(a)的线A-A部分的横截面图；图83(a)是用于图79的半导体集成电路器件的制造步骤中的光掩模在集成电路图形区的局部平面图，图83(b)是掩模ROM的存储单元区的设计平面图，掩模ROM显示用于数据写入的图形；图83(c)是在数据写入步骤中，对应于图80(a)的线A-A部分的横截面图；图84(a)是根据本发明更进一步的实施例的半导体集成电路器件的制造步骤中、修正前的半导体晶片的局部平面图；图85(a)是用于形成图84(a)的图形的光掩模的局部平面图，图85(b)是用于形成图84(b)的图形的光掩模的局部平面图；以及图86是根据本发明进一步实施例的半导体集成电路器件的制造流程图。
具体实施例方式
在详细描述本发明之前，先描述本申请中使用的每个术语的含义。
1.掩模(光掩模)具有形成在掩模衬底上的光阻挡图形或光相移图形。它包括原版(reticle)，其中包含大于最终尺寸几倍的图形。“掩模的第一主表面”表示已经形成了光阻挡图形或光相移图形的表面，“掩模的第二表面”表示相对于第一主表面的表面。
2.常规掩模(第二光掩模)表示通常采用的掩模，此掩模具有在掩模衬底上的掩模图形，掩模图形由金属制成的光阻挡图形和光传输图形构成。在此实施例中，它包括相移掩模，此相移掩模具有在通过掩模传输的曝光中引起相差的装置。以预定深度在掩模衬底中制成的凹槽或以预定厚度放置在掩模衬底上的透明或半透明膜用作相转换装置以便在曝光光源中引起相差。
3.抗蚀剂掩膜(第一光掩模)表示具有在掩模衬底上的光阻挡材料的(光阻挡膜、光阻挡图形、光阻挡区)的掩模，此掩模由有机材料制成，有机材料中含有机感光树脂。此处采用的术语“有机材料”包含有机感光树脂的单层膜、添加有光吸收材料或光削弱材料的有机感光树脂膜、有机感光树脂膜叠层及其它膜(例如，防反射膜、光吸收树脂膜或光削弱树脂膜)。
4.掩模的图形表面(上述常规模或抗蚀剂掩模)分成以下区域也就是，“集成电路图形区”，其中放置将要转移的集成电路图形，“外围区域”存在于它的外围。
5.虽然没有特别的限制，但为了方便起见，根据其制造步骤将抗蚀剂掩膜分成三组空白掩模(以下简称“空白”)，金属掩模和抗蚀剂掩模。“空白掩模”是在最初阶段的掩模，不完全作为用于转移所需要图形的掩模。它是在集成电路图形区中没有图形形成的掩模，但由于具备掩模制造必要的基本构成，因此非常普遍(用于一般目的)。“金属掩模”不完全作为掩模，但在集成电路图形区具有由金属制成的图形。这种金属掩模和常规掩模之间的差别在于作为掩模是否能够将所希望的图形完整地转移到衬底上。“抗蚀剂掩模”作为掩模是完整的，它表示具有由有机材料形成的图形的掩模(例如抗蚀剂膜)，上述图形是指集成电路图形区的图形，并且有机材料中含有机感光树脂。它包括一种掩模，在掩模上，转移所希望图形的图形都由抗蚀剂膜制成，并且由金属膜和抗蚀剂膜制成。
6.术语“晶片”表示准备用于集成电路制造的单晶硅衬底(一般基本上是以平盘的形式)、蓝宝石衬底、玻璃衬底或其它绝缘、防绝缘或半导体衬底或它们的复合物。此处采用的术语“半导体集成电路器件”不仅表示形成在半导体或绝缘衬底上的例如硅晶片或蓝宝石衬底，除了特别说明，还表示形成在其它衬底上的，例如象TFT(薄膜晶体管)或STN(超扭曲排列的向列相畸变)液晶等这样的玻璃。
7.术语“器件表面”表示晶片的主表面，与多个芯片区对应的器件图形将通过光刻形成在晶片表面上。
8.此处采用的术语“光阻挡材料”、“光阻挡区”、“光阻挡膜”或“光阻挡图形”表示对其曝光、它具有传输少于40％的光的光学特性。通常，采用几个百分比至低于30％的。另一方面，术语“透明”、“透明膜”、“光传输区”或“光传输图形”表示对其曝光，它具有传输至少光的60％的光学特性。通常，采用至少90％的。
9.转移图形表示通过掩模转移到晶片上的图形，具体来说，用抗蚀剂图形作为掩模在晶片上实际形成的抗蚀剂图形或图形。
10.抗蚀剂图形表示一种薄膜图形，它是通过光刻形成在感光有机薄膜上的图形。
11.孔图形表示晶片上的微小图形，该微小图形具有等于或不大于曝光波长的两维尺寸，例如接触孔或通孔。通常具有方形、近似方形的矩形、或八角形，但在晶片上趋向于圆形。
12.线图形表示在晶片上用于形成布线图形等的条状图形。
13.普通照明表示未更改的照明，其具有相对均匀的光亮度分布。
14.更改照明表示在其中心部分照明度减弱的照明。例子有轴外(off-axis)照明、带状照明、多极照明(例如四极照明和五极照明)以及通过等效的光瞳滤光器高分辨技术。
15.扫描曝光表示一种与晶片和掩模有关的曝光方法，通过在与狭缝轴相垂直的方向上依次地移动(扫描)细长狭缝形式的曝光条(可能是倾斜移动)，从而将掩模上的电路图形转移到晶片上所希望的部分上。
16.阶段(step)和扫描曝光表示对将被曝光的晶片的整个部分曝光的方法，结合上述的扫描曝光和阶段曝光。这相当于上述扫描曝光的从属概念。
17.阶段和重复曝光表示在晶片上对掩模上的电路图形的投影图像重复阶段的曝光方法，由此将掩模上的电路图形转移到晶片上所希望的部分。
在下述实施例中，如果为了方便而需要的话，那么会在分成多个部分和多个实施例之后描述。但除了特殊说明之外，它们之间彼此联系，一个部分或实施例是另一个部分或实施例的一个或整个部分的详细描述或补充说明。
在下述例子中，提到了要素(elements)数值(包括数字、数值、数量和范围)。但要素的数值并不限于特定值，除了特殊说明或原理上明显限于特定值之外，要素可以采用小于或大于特定值的数值。
进一步说，在下述实施例中，很明显，构成要素(包括基本的步骤等)不一定是绝对必要的，除非特殊说明或在原理上是明显必要的。
同样，当提到构成要素的形状、位置关系等时，那些与它们的形状等构成要素基本上相近或相似的元素也包括在内，除非特殊说明或原理上明显不同。这些还适用于上述数值和范围。
在用于描述本发明实施例的所有附图中，相同的功能构件将通过相同的参考标记确定，并且忽略了重复性描述。
在用于这些实施例的附图中，为了便于附图的理解，即使在平面图中，有时也会设计出由金属或有机材料制成的光遮蔽图形。
在下述实施例中，代表场效应晶体管的MIS·FET(金属绝缘半导体场效应晶体管)将缩写为MIS，P-沟道型MIS·FET和n-沟道型MIS·FET将分别缩写为pMIS和nMIS。
本发明的实施例将依据附图在以下进行具体描述。(实施例1)首先，描述用于本发明一个实施例的半导体集成电路器件制造的掩模制造方法。
在图1中，显示了由用户依据半导体集成电路器件的制造方法选择的掩模的制造流程的一个例子。在通过利用半导体集成电路器件的图形布置设计数据形成掩模的图形布置设计数据之后(步骤100)，判断半导体集成电路器件是否是终身产品生产(步骤101)。例如，依据下面的等式进行判断半导体集成电路器件的总单价＝((掩模成本×预计的变换次数+其它成本)/终身产品的数量)+制造成本。在此等式中，“其它成本”包括例如研制成本。通过预先确定掩模的成本在此总单位价格的比率(例如，2％)，确定了终身产品数量的阈值。如果将被制造的半导体集成电路器件的产量超过阈值，就将器件判断为终身产品生产，而如果低于阈值，则器件就不判作终身产品生产。
在图1左侧的产品流程应用于半导体集成电路器件不是终身产品生产的情况(换句话说，终身产量低于上述阈值)。在这种情况下，抗蚀剂掩模主要用作掩模。在图1左侧的流程中，在抗蚀剂掩模的预生产之后，开始了用抗蚀剂掩模的半导体集成电路器件制造步骤。从抗蚀剂掩模的预生产步骤到通过利用该掩模的半导体集成电路器件的制造步骤，进行带有很大的研制因素的半导体集成电路器件的出带(tape-out)(步骤102a1)，接着进行用于半导体集成电路器件制造的抗蚀剂掩模的试生产(步骤102a2)。接着，将在实验基础上制造的抗蚀剂掩模进行评估(步骤102a3)之后，判断其功能的质量(步骤102a4)。当判断抗蚀剂掩模是好的，在用于半导体集成电路制造的曝光处理中采用此抗蚀剂掩模(步骤103a)。另一方面，如果判断其功能是坏的，就修正试验掩模(步骤102a)，并将修正后的掩模进行从出带(步骤102a1)开始的上述程序。如下所述，采用这样的抗蚀剂掩模可以很容易的在短时间内修正或改变掩模图形，同时减少材料成本、步骤成本和燃料成本。通过将这样的产品流程提供到半导体集成电路器件的研制阶段或预生产阶段(先于大规模生产步骤)，可以缩短半导体集成电路器件的研制或预生产时间，降低半导体集成电路器件的研制成本或预生产成本。这样可以以相对较低的成本生产出产量相对较小的产品。在对半导体集成电路器件的需求显示出增长的阶段，在判断产量是否增长(步骤104)并认识到产量的增长之后，还可以将流程转到最右边的流程并采用上述常规掩模。以与上述相同的方式判断终身产品的产量增长。这种常规掩模富于耐受力并具有高的可靠性，因此可以用作大量的曝光处理，适用于大规模生产。当确定了半导体集成电路器件的生产扩大时(换句话说，在大批量生产开始的时侯)，通过采用常规掩模，可以依据大规模的产量在掩模的可靠性方面进行有针对性的改进，从而改善了用掩模生产的半导体集成电路器件的可靠性和产量。
在步骤101中，当判断半导体集成电路器件作为终身产品生产的情况下(当终身产量超过阈值)，判断其功能的确定性(步骤102b1)。此步骤是为了判断半导体集成电路器件功能的确定性。如果判断结果建议用户的设计包含许多改进因素并且掩模必须修正或改动甚至几次，就采用图1的中间流程。在图1的这个中间流程中，采用上述抗蚀剂掩模作为在改进或预生产阶段采用的掩模，然后，当用户判断达到了他的目标要求时，制造常规的掩模，并利用它开始大规模生产。这里，在有许多改进因素的半导体集成电路器件出带(步骤102b2)之后，在实验基础上制造抗蚀剂掩膜，此掩模用于半导体集成电路器件的生产(步骤102b3)。然后，评价由此制造的抗蚀剂掩模(步骤102b4)并判断其功能质量(步骤102b5)。如果判断这种抗蚀剂掩模是好的，则形成常规掩模并通过对其曝光处理而生产出半导体集成电路器件。另一方面，如果判断抗蚀剂掩模是坏的，修正由此预生产的抗蚀剂掩模(步骤102b6)并使修正过的抗蚀剂掩模接受从出带(步骤102b2)开始的上述程序。当用户对目标规格满意时，形成常规掩模并通过对其进行曝光处理，生产出半导体集成电路器件(步骤103b)。当功能没有确定时、在半导体集成电路器件的研制和试生产阶段，采用这样的抗蚀剂掩模，它允许在短时间内以低成本改变或修正掩模图形。通过采用这种抗蚀剂掩模，可以缩短对半导体集成电路器件研制和试生产的时间，同时可以明显降低半导体集成电路器件的研制或试生产成本。当功能明确时，采用具有高耐久力和高可靠性、并适用于大量曝光处理的常规掩模。通过采用常规掩模，可以把目标瞄准于在大规模生产时掩模可靠性方面的改进，从而引起在采用此掩模生产的半导体集成电路器件的可靠性和产量方面的改进。因此，可以降低在经过研制阶段、试生产阶段和大规模生产后所生产的半导体集成电路器件的总成本。另外，可以提高半导体集成电路器件的生产效率。
当在步骤101中将半导体集成电路器件判断为终身产品生产、已经调试过由用户设计的细节、并在功能确定步骤102b1中确定所认可的功能后，掩模被改变或修正的可能性将几乎没有。在这种情况，采用图1中右侧的流程。具体而言，在出带(步骤102c)之后，从开始制造常规掩模，通过在曝光处理时采用这种掩模，生产了半导体集成电路器件(步骤103c)。这可以减少用于半导体集成电路器件生产的总成本或初始成本。对于上述曝光处理，可以采用阶段·和·重复曝光方法或阶段·和·扫描曝光方法的任何一种。
在生产这种半导体集成电路器件时，半导体集成电路器件的制造者或供应者对用户建议图2中所示的半导体集成电路器件的生产风格。这里，描述了四种生产类型，即单独使用抗蚀剂掩模；最初生产时采用抗蚀剂掩模；研制时采用抗蚀剂掩模；单独使用常规掩模。“单独使用抗蚀剂掩模”是用图1的左侧流程描述的类型。“最初生产时采用抗蚀剂掩模”是从图1的左侧流程由步骤104转到右侧流程的类型。“研制时采用抗蚀剂掩模”是图1的中间流程描述的类型，而“单独使用常规掩模”是利用图1右侧的流程描述的类型。在不同因素例如由市场数据或用户设计细节的确定所预计的半导体集成电路器件的终身产量的调查研究之后，用户可以从图2中选择出最适合于每种产品或每个生产步骤的生产类型。因此用户可以不用特别困难的判断而选择出所希望的生产风格。
制造者可以在网站上或专门的联系区张贴上述生产类型清单。用户可以通过通信线例如互联网线或专用网线访问主页或专门的联系区，选择生产类型。在这种情况下，最好为用户建立导向系统，该系统允许用户自动选择最合适的生产类型。例如，在主页上或专门的联系区，询问已访问用户有关不同因素的问题，例如类型、产量、研制成本、研制TAT及图形改变的可能性，如图2所示。设计此系统以便将用户对这些问题的逐一回答引向最合适的生产类型。当然，可以在主页上或专门联系区上为用户张贴清单(如象图2中所示的那样)，请用户选择最合适的生产类型。然后，用户可以方便地选择最适合于产品或步骤(step)的生产类型，由此有效地生产半导体集成电路器件。制造者可以在大范围内迅速地提供有关半导体集成电路器件的不同数据。还可以利用电话线或其它联系方式选择产品类型。
图3具体描述适合于“用抗蚀剂掩模进行研制”类型的半导体集成电路器件的生产步骤。在此图表中，图示了在垂直一体化型半导体制造企业中掩模的适当采用，该企业由自身进行半导体集成电路器件的设计、研制、试生产和制造。通过在研制阶段(四等分之一至四等分之四的中间)采用抗蚀剂掩模、该掩模遍及TEG(测试要素组)、原型和产品版本的几个回合(cut)(从设计到试生产单位)，可以将目标集中在掩模成本的减少、研制周期或预生产周期的缩短上。当证实了关系到其功能的产品规格和需求的增长时，掩模的生产从抗蚀剂掩模转到常规掩模，开始了半导体集成电路器件的大规模生产。
接下来，在图4中说明此实施例中采用的曝光设备。
例如，曝光设备1是一般采用的缩版(reduction)投影曝光系统，该系统具有引入由光源发射的光的光路1a、扩散体1b、光圈1c、照明光学器件(聚光透镜)1d、掩模台1e、投影光学器件1f和晶片台1g。掩模M和晶片2W分别设置在掩模台1e和晶片台1g上，将掩模M上的掩模图形转移到晶片2W上。曝光光源的实施例包括i线(波长365nm)、KrF受激准分子激光(波长248nm)、ArF受激准分子激光(波长193nm)、F2激光(波长157nm)。作为曝光方法，可以采用阶段和重复曝光法或阶段和扫描曝光法中的任意一种。作为在掩模台1e上的掩模M，适当地采用上述常规掩模和抗蚀剂掩模。在掩模台1e上的掩模M根据需要改变，这取决于将被转移的图形所希望的种类。一个Pericle可以放置在掩模M的表面。掩模台1e的位置可以由驱动系统1h控制，晶片台1g的位置可以通过驱动系统1i控制。根据来自主控制系统1j的控制指令驱动驱动系统1h、1i。通过利用激光长度测量机1k来检测安装到晶片台1g上的镜子的位置，测定晶片2W的位置。将在这儿获得的位置信息传送到主控制系统1j。主控制系统1j根据信息驱动驱动系统1i。主控制系统1j电连接到网络设备1m，此设备能够远程控制曝光设备1的状态。
接下来将描述掩模M。在本实施例中所用的掩模M是掩模原版，它通过缩版投影系统将比最终尺寸要大1-10倍左右的原始集成电路图形转移到晶片上。此处，以将要用于线图形到晶片的转移的掩模作为例子。本发明的技术概念并不限于这种掩模，而且可以应用到不同种类。也可以应用到用于转移上述孔图形的掩模。将在以下描述的常规掩模和抗蚀剂掩模只是示出以便于说明书理解的例子，在本发明中可以采用的常规掩模和抗蚀剂掩模并不限于这些。
图5至图9各自表示了常规掩模的一个实施例。在图5至图9的每一个中，(b)是沿每幅图(a)线A-A取向的横截面图。
例如，掩模MN1至MN3、MN4a和MN4b(M)的每个的掩膜衬底3由透明人造石英玻璃衬底制成，此衬底的形状是二维方形，具有约6mm的厚度。当采用掩模MN1、MN2、MN4a和MN4b(M)时，在晶片上采用正性(posi)抗蚀剂膜，当采用MN3掩模时，在晶片上采用负性(nega)抗蚀剂膜。
图5的掩模MN1表示在半导体芯片的外围具有光阻挡区的掩模。在掩模MN1中，在掩模衬底3的主表面(图形形成表面)的中心的集成电路图形区中，形成二维矩形光传输区4a，掩膜衬底3的主表面的一部分从此处曝光。在此光传输区4a中，放置由金属制成的光阻挡图形5a。将这些光阻挡图形5a作为线图形(集成电路图形)转移到晶片上。在集成电路图形区的外围的外围区域被由金属制成的光阻挡图形5b(金属框)覆盖。光阻挡图形5a、5b在同一步骤中构图，例如它们由铬或通过将氧化铬淀积在铬上形成。用作光阻挡图形材料的金属并不限于上述一种，也可以采用不同种类的金属。有关这种金属材料将在后面描述。
在图6中，描述了在半导体芯片的外周边具有光阻挡区的掩模MN2。由于掩模MN2的集成电路图形区与掩模MN1的相似，因此忽略了有关它的描述。在此掩模MN2的掩模衬底3主表面上的集成电路图形区由金属制成的条状光阻挡图形5c(金属框)围绕。光阻挡图形5c的材料与光阻挡图形5a或5b的相似。从大于掩模MN2的外围区域的一半部分除去光阻挡膜，由此这个区域成为光传输区4。
在图7中，表示具有相关于掩模MN1、MN2的负相图形的掩模MN3。此掩模MN3的掩膜衬底3主表面的多于一半覆盖有金属制成的光阻挡膜5d。光阻挡膜5d的材料与光阻挡图形5b、5c的相似。在掩模MN3的集成电路图形区中，除去光阻挡膜5d的一部分，形成光传输图形4c。这些光传输图形4c作为线图形转移到晶片上。与图6的一样，可以形成掩模MN3的外围区域。
图8的掩模MN4a和图9的掩模MN4b是用于所谓重叠曝光(overlappingexposure)的掩模，其中通过将多个相重叠的掩模在光下曝光，形成一个或一组图形。
在图8的掩模MN4a的集成电路图形区中，形成二维反转L-形光传输区4d。在光传输区4d中，放置由金属制成的光阻挡图形5a。大于一半的光传输区4d用光阻挡图形5b覆盖。掩模MN4的集成电路图形区部分地用光阻挡图形5b覆盖。采用此掩模MN4a作为用于转移电路图形的掩模，此电路图形主要由标准图形组构成，不受半导体集成电路器件中图形修改或变化的约束。
在图9的掩模MN4b的集成电路图形区中，已经形成了面积相对较小的二维方形光传输区4e。在与掩模MN4a的集成电路图形区部分相对应的区域中，形成此光传输区4e，其中上述掩模MN4a覆盖有光阻挡图形5b。光阻挡图形5a放置在此光传输区4e中。大于一半的光传输区4e被金属制成的光阻挡图形5b围绕。掩模MN4b用于转移电路图形，此图形是由在半导体集成电路器件中将被纠正或改变的图形构成。具体而言，当图形必须纠正或改变时，仅掩模MN4b用新的代替，由此节省了制造时间。另外，还减少了掩模制造的材料成本、步骤成本、燃料成本。在曝光处理时，晶片受到利用掩模MN4a和MN4b的曝光处理。在用掩模MN4a和MN4b的曝光处理完成之后，对晶片上的抗蚀剂掩模进行显影或相似处理，由此在晶片上形成抗蚀剂图形。
图10表示这种常规掩模的制造步骤的一个例子。首先，将由铬或类似金属制成的阻挡膜5淀积在掩模衬底3上，接着在此提供对电子束感光的抗蚀剂膜6(图7(a))。光阻挡膜5并不限于铬，还可以采用不同的膜。例如，可以采用难熔金属，如钨(W)、钼(Mo)、钽(Ta)和钛(Ti)；难熔金属氮化物，如氮化钨(WN)；难熔金属硅化物(化合物)，如硅化钨(WSix)、硅化钼(MoSix)；以及它们的叠层膜。在以下描述的抗蚀剂掩模中，光阻挡图形最好由耐脱落、耐磨损的金属制成，这是因为存在着清洗和在除去由抗蚀剂膜制成的光阻挡图形之后重新利用掩模衬底的可能性。难熔金属例如钨富于耐氧化性、耐脱落性、耐磨损性，因此它们适合作为金属制成的光阻挡图形的材料。然后，通过具有预定图形数据的电子束EB对抗蚀剂膜6a曝光、显影，形成抗蚀剂图形6a(图7b)。用这些抗蚀剂图形6a作为刻蚀掩模，刻蚀光阻挡膜5，从而形成光阻挡图形5a、5b(图7(c))。最后除去对电子束感光的抗蚀剂图形6a，由此制造出常规的掩模M(图7(b))。这种常规掩模具有足够的耐受力和高的可靠性，因此可以用于大量的曝光处理，这样就适合在半导体集成电路器件的大规模生产中用作掩模。
在图11中，表示另一种常规掩模MN5(M)。图11(a)是掩模MN5的平面图，图11(b)是(a)的局部放大横截面图，(c)是修改例同时是(a)的局部放大横截面图。图11的掩模MN5表示上述相移掩模。淀积在掩模衬底3主表面上的光阻挡膜5d的部分中，形成光传输图形4c。在这些光传输图形4c的两个相邻图形之一上，放置移相器S，如图11(b)或(c)中所示。在图11(b)中，表示通过在掩模衬底3中切割凹槽而形成移相器S。甚至在光阻挡膜5d下，凹槽的一部分沿其宽度方向上延伸。这缓解了光学波导的减少，由此可以改善转移精度。另一方面，在图11(c)中，表示一种通过透明薄膜形成的移相器(S)。在用这样的移相器已被传输过光传输图形4c的光和没有用这样的移相器而已被传输过光传输图形4c的光之间，出现了180°的相移偏转。设定用于形成这种移相器S的凹槽深度或透明膜厚度(d)以满足等式d＝λ/(2(n-1))，其中λ代表光的波长，n代表移相器的折射率。这种移相器S仅是一个例子，也可以其它的代替。例如，采用半色调掩模，此掩模是通过在掩模衬底上淀积半透明膜、之后在此膜中形成光传输图形而获得的。在这种情况下，在已经传输过半透明膜的光和已经传输过光传输图形的光之间出现180°的相偏转。
在图12至14的每一个中，表示上述抗蚀剂掩模的一个实施例。在图12至图14的每一个中，(b)是图(a)沿线A-A取向的横截面图。
图12中所示的掩模MR1(M)表示具有在半导体芯片外围的光阻挡区的掩模。在此掩模MR1中的掩模衬底3主表面中心的集成电路图形区中，以二维矩形形状形成光传输区4a，在此，掩模衬底3的一部分主表面露出。在此光传输区4a中，放置由有机材料制成的光阻挡图形7a，此有机材料包含有机感光树脂膜，例如抗蚀剂膜。这些光阻挡图形7a作为线图形转移到晶片上。通过由抗蚀剂掩模形成光阻挡图形7a，如下所述，光阻挡图形7a的去除可以相对容易进行。并且，可以方便地形成新的光阻挡图形7a，同时可以缩短时间。构成这些光阻挡图形7a的抗蚀剂膜具有吸收曝光的光(例如i线、Kr受激准分子激光、ArF受激准分子激光或F2激光)的特性，因此具有与由金属制成的光阻挡图形相似的光阻挡功能。
光阻挡图形7a可以由如图12(c)中所示的单层抗蚀剂膜形成，或者将光吸收材料或光减少材料添加到单层膜上。如图12(d)中所示，它们可以通过将感光有机膜7a2叠加在光吸收有机膜7a1上形成，或者通过将抗反射膜叠加在感光有机膜上形成。即使对于曝光光源，例如波长为200nm或更长的i线或KrF，这样的叠层结构也可以给予它们充分的光削弱性能。当光阻挡图形7a由单层抗蚀剂膜形成，通过将光吸收材料添加到抗蚀剂膜，即使对于200nm或更长波长的曝光光源，充分的光削弱性能也是有效的。将对这种抗蚀剂膜的材料作如下描述。与图5的掩模MN1的结构相似，在集成电路图形区的外围区域的大部分，覆盖有由金属制成的光阻挡图形5b(金属框)。由抗蚀剂膜形成光阻挡图形的技术在本发明人申请的日本专利申请JP平11(1999)-185221(申请日1999年6月30日)中描述。
在图13中，描述了在半导体芯片的外周边具有光阻挡区的掩模MR2(M)。除了由抗蚀剂膜制成的光阻挡图形7a放置在集成电路图形区4a之外，此掩模与图6的常规掩模MN2相似。
在图14中，描述了具有相对于掩模MR1或MR2的反转图形的掩模MR3(M)。此掩模MR3的掩模衬底3的主表面上的集成电路图形区用光阻挡膜7b覆盖。此光阻挡膜7b是由与光阻挡图形7a相似的材料制成。在掩模MR3的集成电路图形区中，部分地除去光阻挡膜7b，形成光传输图形4c，这些光传输图形4c作为线图形转移到晶片上。此图14的掩模MR3的外围区域可以象图13那样的形成。
在图15至图19中，表示这样的抗蚀剂掩模的制造方法的一个例子。在其中的每幅图表中，图(b)是图(a)沿线A-A取向的横截面图。在此，描述图12的掩模MR1的制造方法。
在掩膜衬底3上淀积了由金属制成的光阻挡膜5之后(图15)，对电子束感光的抗蚀剂膜6提供到光阻挡膜5上。然后，发射具有预定图形数据的电子束，接着显影，由此形成抗蚀剂图形6b(图17)。用这种抗蚀剂图形6b作为蚀刻掩模，刻蚀光阻挡膜5以形成光阻挡图形5b。然后除去抗蚀剂图形6b。在这个阶段，具有光阻挡图形5b的掩膜衬底3相应于上述掩模空白的一个实施例(图18)。在具有光阻挡图形5b的掩模衬底3的主表面上，提供厚度约为150nm的抗蚀剂膜7，例如，此抗蚀剂膜7由含有对电子束感光的有机感光树脂的有机材料制成(图19)。通过掩模图形的写入和显影，就形成了光阻挡图形7a，此阻挡图形是由如图12所示的抗蚀剂膜制成，由此制造出掩模MR1。
作为抗蚀剂膜7，采用主要由α-甲基苯乙烯和α-氯丙烯酸、酚醛清漆树脂和二叠氮醌(quinone diazide)、酚醛清漆树脂和聚甲基戊烯1-1-砜的共聚物构成的材料，或采用氯甲基化聚苯乙烯。可使用通过将酚醛树脂如聚乙烯酚醛树脂或酚醛清漆树脂与酸发生剂混合获得的所谓化学放大抗蚀剂。这里使用的抗蚀剂膜7的材料不限于上述材料，可使用各种材料代替，只要他们具有对投影曝光设备的光源的光阻挡特性，同时，具有对掩模制造步骤中的图形写入装置的光源例如电子束或230nm或以上的光有灵敏性的特性。膜厚不限于150nm，任何满足上述条件的膜厚都可采用。
当聚酚醛或酚醛清漆树脂形成为约100nm厚的膜时，在150nm-230nm波长的透射率基本上为0，因而该膜具有对波长为193nm的ArF受激准分子激光和波长为157nm的F2激光的足够掩蔽效果。这里，列举了波长不大于200nm的真空紫外光，但不限于此。作为对波长为365nm的i线或波长为248nm的KrF受激准分子激光的掩蔽材料，优选使用其它材料，以便给抗蚀剂膜添加光吸收材料、光阻挡材料或光减弱材料，或者作为抗蚀剂膜，形成光吸收有机膜和有机感光树脂膜的叠层或有机感光树脂膜和抗反射膜的叠层。另外，为了提高抵抗光源曝光的特性，通过形成由抗蚀剂膜构成的光阻挡图形7a或光阻挡膜7b，然后对它进行另外加热处理或用紫外光初步强曝光而进行的抗蚀剂膜的所谓硬化处理是有效的。
在图20-22中，将接着介绍这种掩模的掩模图形的修正或改变的一个例子。在图20-22的每个图中，图(b)是沿着图(a)的线A-A截取的剖面图。在这些图中，示出了图12的掩模MR1的掩模图形的修正或改变方法。
首先，使用例如n-甲基-2-吡咯烷酮作为有机溶剂，从掩模MR1除去由抗蚀剂膜构成的光阻挡图形7a。由抗蚀剂膜构成的光阻挡图形的去除是利用被加热胺有机溶剂或丙酮进行的。还可以利用氢氧化四甲基铵的水溶液(TMAH)、臭氧和硫酸的混合物、含水过氧化氢和浓缩硫酸的混合物去掉它们。当使用含水TMAH溶液时，优选其浓度调整到约5％，因为在这个浓度时可以去掉由抗蚀剂膜构成的光阻挡图形而不刻蚀金属(光阻挡图形5b等)。
作为去掉由抗蚀剂膜构成的光阻挡图形的另一种方法，可采用氧等离子体灰化。发现这种氧等离子体灰化有最高的释放能力。在已经对由抗蚀剂膜构成的光阻挡图形进行上述硬化处理时，这种方法特别有效。进行了硬化处理的抗蚀剂膜被硬化，因而有时通过上述化学除去方法不能完全去掉。
可通过剥离机械地除去由抗蚀剂膜构成的光阻挡图形。更具体地说，通过将粘接胶带粘接到已经形成由抗蚀剂膜构成的光阻挡图形的掩模MR1的表面上，然后剥离该粘接胶带，由此去掉由抗蚀剂膜构成的光阻挡图形。由于不需要制备真空条件，因此可用相对容易的方式短时间内除去由抗蚀剂膜构成的光阻挡图形。
在如上所述去掉由抗蚀剂膜构成的光阻挡图形之后，清洗掩模MR1以便从掩模表面去掉外来物质50，由此形成图18中所示的掩模空白状态。对于清洗，可组合使用臭氧-硫酸清洗和刷洗，但是清洗方法不限于此，可采用各种方法，只要有外来物质除去能力并且不刻蚀由金属制成的光阻挡图形即可。
然后，如上所述，在抗蚀剂掩模制造步骤中，在掩模衬底3上施加抗蚀剂膜7(图21)，接着进行掩模图形写入和显影，由此形成由抗蚀剂膜构成的光阻挡图形7a，这样就制造了掩模MR1(图22)。这里示出了形状和布置不同于图12的光阻挡图形的光阻挡图形7a的形成。不用说可形成与图12的光阻挡图形7a相同的图形。
在这种抗蚀剂膜中，由于将由金属制成的光阻挡材料形成在掩模周边区或将掩模衬底3露出，可避免将掩模固定于各种装置如掩模检测装置和曝光设备上引起的的问题。在掩模固定于各种装置的固定部分与掩模上的由抗蚀剂膜构成的阻挡材料接触时，发生其上抗蚀剂膜的磨损或脱落，因而产生外来物质和图形缺陷。然而，在上述抗蚀剂膜中，固定于各种装置的固定部分与金属制成的阻挡材料或掩模衬底接触，因而可避免这个问题。此外，通过不用金属而用抗蚀剂膜形成用于转移集成电路图形的光阻挡材料，与常规掩模相比可以更容易地在短时间内进行掩模衬底的除去和再生，同时，可以在保持掩模衬底可靠性的同时进行除去和再生。可在形成由金属制成的光阻挡材料形成之后的阶段再生光阻挡材料，因而可减少步骤成本、材料成本和燃料成本，这就可以显著降低掩模的总成本。因此这种类型的掩模适合用在半导体集成电路器件的研制期间或试生产期间，或用在半导体集成电路器件的多种类小数量生产的步骤中，其中进行掩模图形的改变或修正，或掩模的被重复使用的次数低。
在图23-25中，示出了抗蚀剂掩模的的另一例子。这里示出的是在由抗蚀剂膜构成的掩模衬底上具有所有光阻挡图形的掩模。在每个图中，图(b)是沿着图(a)的线A-A截取的剖面图。
在图23的掩模MR4(M)中，在图12的掩模MR1周边的光阻挡图形5b是用具有与光阻挡图形7a相同结构的由抗蚀剂膜构成的光阻挡图形7c形成的。除了从光阻挡图形7c去掉与掩模检测装置或曝光设备的掩模固定部分接触的部分，并且在该部分暴露掩模衬底3以外，光阻挡图形7c是在光阻挡图形7a的相同步骤中利用相同材料形成的。可控制或防止在掩模的固定期间产生外来物质。
在图24的掩模MR5(M)中，在图13中示出的掩模MR2的光阻挡图形5c是用由抗蚀剂膜构成的光阻挡图形7d形成的，它具有与光阻挡图形7a相同的结构。光阻挡图形7d是利用在与光阻挡图形7a的相同步骤中的相同材料形成的。
在图25的掩模MR6(M)中，图7中示出的常规掩模MN3的光阻挡膜5d由具有与光阻挡图形7a相同结构的由抗蚀剂膜构成的光阻挡膜7e形成。然而光阻挡图形7e在与掩模检测装置或曝光设备的掩模固定部分接触的部分被去掉，并且从该部分露出掩模衬底3。这可控制或防止在掩模固定过程中产生外来物质。
下面在图26-30的基础上介绍抗蚀剂掩模形成步骤及其修正或改变步骤的一个例子。在这些图中，图(b)是沿着图(a)的线A-A截取的剖面图。这里示出了图23的掩模R4的形成步骤和修正或改变步骤。
作为空白制备掩模衬底3(图26)，并且由用于形成上述光阻挡材料的感光有机树脂膜制成的抗蚀剂膜7施加于衬底(图27)。然后进行掩模图形写入和显影，以便形成由抗蚀剂膜构成的图23的光阻挡图形7a和7c，由此制造掩模MR4。可给由抗蚀剂膜构成的光阻挡图形7a、7c添加光吸收材料、光阻挡材料或光减弱材料，或者该抗蚀剂膜可以是光吸收有机膜和有机感光树脂膜的叠层或有机感光树脂膜和抗反射膜的叠层。另外，可以对由抗蚀剂膜形成的光阻挡图形7a、7c进行上述硬化处理。
然后，通过利用上述有机溶剂、上述氧等离子体灰化或剥离去掉光阻挡图形7a、7c，修正或改变掩模MR4的掩模图形(图28)。随后对掩模衬底3进行清洗处理以便从掩模衬底3表面去掉外来物质50，由此衬底回到图26所示的空白状态(图29)。用与抗蚀剂掩模的制造步骤相同的方式，通过以下步骤制造掩模MR4将抗蚀剂膜7施加于掩模衬底3上并进行掩模图形写入和显影，由此形成由抗蚀剂膜构成的光阻挡图形7a、7c(图30)。这里示出的是形成形状和布置不同于图23的光阻挡图形7a的光阻挡图形7a的例子。当然，可形成与图23相似的光阻挡图形。
由于制造这种抗蚀剂掩模时不用金属，因此与常规掩模相比，可以很容易地在短时间内修正或改变光阻挡材料，而且可以在修正或改变光阻挡材料的同时保持掩模衬底的可靠性。另外，减少了步骤成本、材料成本、和燃料成本，因而可以显著降低掩模的总成本。因此这种类型的抗蚀剂掩模适合用在半导体集成电路器件的研制期间或试生产期间，或者用在掩模图形被修正或改变或者掩模的被重复使用的次数低的半导体集成电路器件的多种类小数量生产的步骤中。
在图31-35中，示出了上述抗蚀剂掩模的另一例子。这里示出的掩模各有由金属制成的光阻挡图形和由抗蚀剂膜构成的光阻挡图形作为转移掩模衬底上的集成电路图形的图形。在图31-33和图35中，图(b)是沿着图(a)的线A-A截取的剖面图。
在图31的掩模MR7(M)中，在图5的常规掩模MN1的一部分集成电路图形电路区中的一组光阻挡图形5a是用由抗蚀剂膜构成的一组光阻挡图形7a形成的。
在图32的掩模MR8(M)中，图6的常规掩模MN2的一部分集成电路图形区中的一组光阻挡图形5a是用由抗蚀剂膜构成的一组光阻挡图形7a形成的。
在图33的掩模MR9(M)中，在图7的常规掩模MN3的集成电路图形区中的一部分光阻挡膜5d中打开有相对小面积的两维方形光传输区4f，并用有与上述光阻挡图形7a相同结构的、由抗蚀剂膜构成的光阻挡图形7f覆盖的光传输区4f。部分地去掉该光阻挡膜7f以便形成用于转移集成电路图形的光传输图形4c。
图34(a)示出了具有部分设置在其上的有与光阻挡图形7a相同结构的、由抗蚀剂膜构成的光阻挡图形7g的掩模MR10(M)。这里，光阻挡图形7g设置成连接由金属构成且分开设置的两个光阻挡图形。图34(b)表示在利用图34(a)的掩模MR10进行曝光处理期间要转移到晶片上的图形8a。图34(c)表示已经从其上去掉由抗蚀剂膜构成的光阻挡图形7g的金属掩模的状态。图34(d)示意性地表示通过将图(c)的金属掩模图形转移到晶片上获得的图形8b。
图35中所示的掩模MR11(M)是用于上述重叠曝光的掩模之一。在图9的掩模MN4b的光传输区4e中的由金属构成的一组光阻挡图形5a是用掩模MR11中的由抗蚀剂膜构成的一组光阻挡图形7a形成的。在这种情况下，与图9的掩模MN4b相比，可以用较容易的方式在短时间内进行光阻挡图形7a的修正或改变。另外，减少了步骤成本、材料成本和燃料成本，因而显著降低掩模的总成本。用于重叠曝光的其它掩模与图8的掩模MN4a相同，因而省略说明。MN4a和MR11的重叠曝光和抗蚀剂图形的形成与上述掩模MN4a和MN4b的相同。
图36-43表示这种抗蚀剂掩模的制造步骤和修正或改变步骤的一个例子。在这些图中，图(b)是沿着图(a)的线A-A截取的剖面图。这里示出的制造步骤和修正或改变步骤作为例子主要是利用图31的MR7进行的。
在掩模衬底3上淀积由金属构成的光阻挡图形5之后，给其施加对电子束感光的抗蚀剂膜。通过用有预定图形数据的电子束对它曝光，使该膜显影，由此形成抗蚀剂图形6c(图36)。用抗蚀剂图形6c作刻蚀掩模，刻蚀光阻挡膜5以便形成由金属构成的光阻挡图形5a、5b。通过去掉抗蚀剂图形6c，制造金属掩模(图37)。这里，在掩模衬底3上形成用于转移集成电路图形的光阻挡图形5a。这个步骤之后的金属掩模MR8、MR9的状态分别示于图38和39中。将抗蚀剂膜7(图40)施加于有形成于其上的光阻挡图形5a、5b的掩模衬底3(图37)的主表面之后，进行掩模图形写入和显影，由此形成如图31所示的由抗蚀剂膜构成的光阻挡图形7a，这样，制造了掩模MR7。
为了掩模MR7的掩模图形的修正或改变，通过例如使用上述有机溶剂、上述氧等离子体灰化或剥离，去掉光阻挡图形7a(图41)。这里，留下用于转移集成电路图形的光阻挡图形5a。然后，对掩模衬底3进行上述清洗处理，以便从掩模衬底3表面去掉外来物质50，由此金属掩模变成图37所示那样。之后，如在抗蚀剂掩模的制造步骤中所述的，将抗蚀剂膜7施加于掩模衬底3上(图42)，随后进行掩模图形写入和显影，以便形成由抗蚀剂膜构成的光阻挡图形7a，由此制造掩模MR7(图43)。这里示出了形状和布置不同于图31所示的光阻挡图形7a的光阻挡图形7a的形成。当然，可以形成与图31的光阻挡图形7a相同的图形。
甚至在这种抗蚀剂掩模的情况下，形成在掩模周边区域或掩模衬底3的露出部分中的金属光阻挡材料可避免如产生外来物质和图形缺陷等问题。在常规掩模中，即使掩模上只有一部分图形必须被修正或改变，同时在上述抗蚀剂掩模情况下只需要部分修正或改变，也必须改变所有图形。可在形成金属光阻挡材料之后开始其光阻挡材料的再生。这就可以在短时间内容易地修正或改变图形，同时保持掩模衬底的可靠性。此外，可减少步骤成本、材料成本和燃料成本，从而显著降低了掩模的总成本。因此这种类型的抗蚀剂掩模适合用在半导体集成电路器件的研制期间或试生产期间，或者用在其中修正或改变掩模图形或掩模被重复使用的次数低的半导体集成电路器件的多种类小数量生产步骤中。
(实施例2)在该实施例2中，本发明的技术概念适用于制造半导体集成电路器件的测试阶段。
用于这个测试的大部分掩模不连续使用，只是在短时间内使用。因此从成本、TAT(周转时间)和再测试容易方面考虑，使用上述抗蚀剂掩模作掩模适合于这个目的。由于只有负责这个测试的人员需要，因而可提高效率和减低成本。与在为了减少步骤数量和成本的测试期间不用抗蚀剂掩模而只用常规掩模的情况相比，可在相对短时间内进行大量测试(包括相同测试和不同种类的测试)。这就可以进行精确测试并获得详细和相对多的测试结果，因而可提高图形精度(尺寸精度或对准精度)和半导体集成电路器件的电特性精度。
在试制或测试期间适合使用常规掩模、电子束(EB)直接写入处理(使用能束的直接写入处理)和抗蚀剂掩模的例子示于图44中，并且它们各自的流程图示于图45-47中。代替电子束直接写入处理中的电子束，可使用聚焦离子束(FIB)或X射线(能束)。
首先，检查被评估的掩模使用量是否高于其阈值。这个阈值可如上所述在实施例1中确定或者通过负责测试人员确定(步骤200)。在被评估的掩模使用量不高于阈值时，研究抗蚀剂掩模的使用可能性(步骤210a)。如果判断可使用抗蚀剂掩模，则使用它。如果判断不能使用抗蚀剂掩模，则研究电子束直接写入处理的使用可能性(步骤202)。当判断可使用电子束直接写入处理时，则使用它，在判断不能使用时，采用常规掩模。
在步骤200中，当被评估的掩模使用量高于阈值时，研究常规掩模的使用可能性(步骤201b)。当判断可使用常规掩模时，使用它。另一方面，当判断不能使用常规掩模时，则研究抗蚀剂掩模的使用可能性(步骤202b)。如果判断可以使用抗蚀剂掩模，则使用它。当判断不能使用时，使用电子束直接写入处理。
图45表示常规掩模的测试流程图。形成测试图形之后(步骤300)，用它们制造常规掩模(步骤301)。利用常规掩模，将预定图形转移到晶片上，随后进行测试(步骤302)。在这个阶段，再检查各个条件，并利用第一常规掩模将图形转移到晶片上。重复在被转移图形的晶片上的测试(步骤303)。在该结果基础上，制造实际用于半导体集成电路器件制造的常规掩模(步骤304)。
图46表示电子束直接写入处理的测试流程图。形成测试图形之后(步骤400)，用它们进行电子束直接辐射抗蚀剂膜，以便将这些图形转移到晶片上，之后进行测试(步骤401)。再检查测试图形之后(步骤402)，另一个晶片上的抗蚀剂掩模被电子束曝光，由此将图形转移到另一晶片上，随后进行测试(步骤401)。另外晶片上的抗蚀剂掩模直接用电子束曝光，以便将图形转移到该另外晶片上，随后进行测试(步骤403)。然后再检查各个条件(步骤404)。又一晶片上的抗蚀剂掩模直接用电子束曝光，以便将图形转移到该又一晶片上，随后进行测试(步骤403)，由此制造实际用于半导体集成电路器件制造的常规掩模或抗蚀剂掩模(步骤405)。利用得到的常规掩模或抗蚀剂掩模，将预定图形转移到晶片上，随后进行测试(步骤406)。然后再检查各个条件(步骤407)，由此制造实际用于半导体集成电路器件制造的常规掩模或抗蚀剂掩模。
图47表示使用抗蚀剂掩模的测试流程图。形成测试图形之后(步骤500)，使用它们制造抗蚀剂掩模。这个抗蚀剂掩模是利用预先制备的空白制造的(步骤501)。利用该抗蚀剂掩模，将图形转移到晶片上，并进行测试(步骤502)。再检查测试图形之后(步骤503)，图形再次被转移到另一晶片上，并进行测试(步骤501)。用该抗蚀剂掩模，将图形转移到另外晶片上，随后进行测试(步骤504)。再检查各个条件之后(步骤505)，利用该抗蚀剂掩模，将图形转移到又一晶片上，并进行测试(步骤504)。通过这种方式，制造了实际用于制造半导体集成电路器件的常规掩模或抗蚀剂掩模(步骤506)。从使用的抗蚀剂掩模去掉由抗蚀剂膜构成的图形，并且保存最终掩模作为掩模空白，它将作为测试使用的掩模再产生。
在常规掩模的测试中，除了它完全不能使用和替代的情况之外，掩模不进行再成型，而是从其制备TAT和成本方面考虑，调整条件。在电子束写入处理情况下，很容易进行图形的修正或改变，因而使用最佳图形调整条件。在半导体集成电路器件(产品)的实际制造期间，通常进行利用该掩模的曝光处理而不是电子束直接写入，而且因为条件不同了，需要再检查条件。当采用抗蚀剂掩模时，图形的修正或改变没有电子束直接写入那样容易，但比常规掩模明显容易。形成最佳图形之后，在与实际制造半导体集成电路器件相同的条件下进行测试。形成只用于测试使用的掩模的上述空白的储存大大有利于简化检测/再生和操作量。因此使用抗蚀剂掩模适合于不需要大量掩模的测试。
在本例中，测试使用的掩模可在短时间内制备，此外，减少了其成本，这使测试频率增加。由于如此进行的测试是精确的，因此可提高半导体集成电路器件的可靠性或性能。通过适当使用上述三种方法，可获得最佳成本特性。
(实施例3)在本例中，介绍本发明的技术概念应用于进行商业上可利用步骤的判断支持或工艺测定的情况。
由本发明人研究的评估技术例如下。首先，评估提供商给用户提供测试图形。用户在测试图形和用户数据合并的基础上制造掩模，并使用该掩模，向晶片上转移预定图形，然后观察或测量这些图形(例如检测是否存在外来物质，和测量线宽)。用户提供如此获得的数据给评估提供商并询问评估。如果在该阶段有某些错误，则用户必须再次进行这些程序。按用户的成本制造该掩模。
在本例中，在评估时采用上述抗蚀剂掩模。如图48所示，用户给评估提供商提供用户图形(步骤600)。评估提供商在测试图形和用户数据组合的基础上制造掩模。这里，使用抗蚀剂掩模(步骤601、602)。评估提供商向用户提供掩模(步骤603)。用户用该掩模进行曝光处理，由此向晶片转移图形(步骤604)，然后给评估提供商提供该晶片(步骤605)。评估提供商观察或测量如此提供的晶片上的图形，例如检测外来物质的存在和测量线宽(步骤606)；进行评估(步骤607)；和将结果提供给用户(步骤608)。或者，用户观察或测量外来物质、线宽等，给评估提供商提供结果，并让提供商进行评估。
由于评估提供商负责抗蚀剂掩模的制造，可减少合同成本、由技术人员进行掩模制造的成本，同时减少掩模成本，因此可以用低成本进行初步评估，否则此成本很高。而且，可减少用户的工作。换言之，用户必须制备晶片，而评估提供商负责数据制备、测量和评估。这就可以在专门领域中进行希望的劳动力分配。这样，可实现TAT的缩短和质量提高。
作为它的修改例子，掩模制造者可介于用户和评估提供商之间。在这种情况下，用户给掩模制造者提供用户图形。掩模制造者在测试图形和用户数据合并的基础上制备上述抗蚀剂掩模。掩模制造者将结果提供给用户。用户使用该掩模进行曝光处理，由此将图形转移到晶片上，然后将晶片提供给评估提供商。评估提供商观察或测量如此提供的晶片上的图形的外来物质、线宽等，并给用户提供评估结果。或者，用户可以观察或测量外来物质、线宽等并让评估提供商进行评估观察或测量的结果。这就可以进行专门领域中希望的劳动力分配。这样，从总的方面考虑，可实现TAT的缩短和质量提高。
(实施例4)在半导体集成电路器件的制造过程中的试生产步骤中，评估多个器件的电特性、图形尺寸等。被判断最适合这些条件的器件作为产品批量生产。当只用常规掩模进行试制时，制造多个常规掩模需要花费时间，即使在试制阶段这也增加了掩模的制造成本，因此妨碍对很多器件进行评估。
在本例中，在半导体集成电路器件的试制步骤中采用抗蚀剂掩模，而在后面的大批量生产步骤中采用常规掩模。这种使用方法将在下面在图50基础上参照图49介绍。
形成掩模的设计数据之后(步骤700)，在它们的基础上制造用于试制的掩模。对于该掩模，采用抗蚀剂掩模(步骤701)。在图50(a)中，示出了有该阶段的抗蚀剂掩模作为光阻挡图形的掩模MR12。掩模MR12的详细结构与上述各种抗蚀剂掩模相同，因而省略其说明。这里，例如在掩模MR12上，设置四个集成电路图形区(多芯片掩模或多芯片原版)。每个集成电路图形区对应一个半导体芯片(以下简称为“芯片”)。在集成电路图形区中，分别设置种类相同(相同产品)但数据不同、特别是数据D0-D4的掩模图形。在掩模MR12上的集成电路图形区中，设置电特性如电阻或电容的调整不同的掩模图形。该图示出了在掩模MR12上设置了多个集成电路图形区，但是集成电路图形区的数量不限于四个。
如图49所示，使用掩模MR12进行曝光处理，由此获得试验产品(步骤702)。然后评估试验产品(步骤403)。在评估结果的基础上，修正产品，随后重复试制和评估(步骤704)。
在本例中，通过一次曝光处理，多个芯片的图形被转移到晶片上，表示同时可评估多个试验产品。例如，在有模拟电路的半导体集成电路器件中，有时不可避免地在没有充分考虑电特性如电阻和电容的情况下开始制造。上述方法应用于这种情况可在短时间内进行多个试验产品的评估，因而可以提高有模拟电路的这种半导体集成电路器件的电特性。另外，当改变临界路径中的尺寸或该改变最佳逻辑电平时，通过在一个掩模上形成多个试验产品，可同时实现试制时间的缩短和半导体集成电路器件的性能提高。特别是在进行一次以上的试验制造时，与使用常规掩模相比，使用抗蚀剂掩模可相当大地减少试制时间和掩模成本。这些效果在小批量多种类生产的产品如ASIC(专用IC)中很明显。相应地，将本实施例的技术概念应用于小数量多种类制造工艺中是很有效的。
当获得在评估步骤703中判断是好或最佳的掩模数据时，在这些数据的基础上制造用于大批量生产的掩模(步骤705)，并且利用这个掩模进行曝光处理，制造半导体集成电路器件(步骤706)。在大批量生产期间，使用具有优异耐久性和高可靠性并因此可用于大量曝光处理的上述常规掩模。图50(b)表示在该阶段的常规掩模MN6。掩模MN6的详细结构与各种常规掩模的结构相同，因此省略其详细说明。而且在该掩模中，在掩模MN6上设置四个集成电路图形区(多芯片掩模或多芯片原版)。每个集成电路图形区对应一个芯片。在各个集成电路图形区中，设置与在评估步骤703中被判断是好的或最佳的掩模相同的种类(相同产品)并具有相同数据(这里示出数据2)的掩模图形。掩模MN6上的多个集成电路图形区的数量不限于4个。
如上所述，在本例中实现了用于试制的掩模成本和时间的大大减少，得到最有效的试制而不用考虑批量生产。因此可以提高在试制之后要批量生产的半导体集成电路器件的性能、可靠性和生产率。
(实施例5)在上述实施例4中，介绍了使用相同种类的芯片(相同产品)形成多芯片。另一方面，在本例中，将介绍通过在掩模上设置不同种类的芯片形成多芯片。
图51表示由本发明人为本发明研究的技术。在芯片C1-C7上，分别形成种类不同的半导体集成电路器件。在图51(a)，箭头表示半导体集成电路器件的设计周期(term)。图51(b)表示掩模M50的平面图，而图51(c)是掩模M51的平面图。图51(b)-(c)每个的数据DC1-DC7分别表示芯片C1-C7的掩模图形数据。
在该技术中，已经在半导体集成电路器件的设计阶段确定要在一个掩模上设置一组芯片。例如，芯片C1-C4设置在掩模MR50上，芯片C5-C7设置在掩模MR51上，在这种情况下，掩模M50的制造周期由所有芯片中最长的芯片C2设计周期控制，而掩模51的制造周期由所有芯片中的设计周期最长的芯片C5控制。这在半导体集成电路器件的制造中将产生损失时间。
因此在本例中，按照半导体集成电路器件设计周期的完成的顺序设置芯片。图52表示这个概念。图52(a)表示芯片C1-C7的设计周期及在掩模上对它们分组和设置的方式。图中的箭头表示半导体集成电路器件的设计周期、和在掩模上分组和设置它们的方式。图中的箭头表示半导体集成电路器件的设计周期。图52(b)和(c)分别表示掩模M1和M2的平面图。芯片C1-C7是不同种类的产品。
这里，几乎同时完成其半导体集成电路器件的设计周期的芯片设置在一个(同一)掩模上，例如，芯片C1、C3、C4和C6设置在掩模M1上，而芯片C2、C3和C7设置在掩模M2上。常规掩模或抗蚀剂掩模之一可用做掩模M1或M2，但是在这种情况下，优选使用后者，因为它可以柔性改变图形构造，直到开始试制为止，并且可以大大缩短掩模的制造时间。希望标准化芯片C1-C7的尺寸(掩模尺寸的1/1，1/2，1/3，2/3，1/4，1/6，1/9，2/9和4/9)，由此在掩模上有效地设置它们。
根据本例，与图51的技术相比，掩模M1制造中的损失时间可以减少时间T。另外，可减少每种类型进行试制的成本。成本优点被认为是通过以下方式获得的采用专用于试验步骤的掩模和批量和不考虑批量生产而实现最低成本的试制步骤得到的，例如通过制造掩模作为半导体集成电路器件卖主一方的周期性试制产品，抑制了厂方已经接受的定单的器件的预制造成本或由专门的试制厂方进行试制。
(实施例6)在本例中，将介绍使用上述多芯片掩模进行半导体集成电路器件的试生产步骤。应当注意这里使用的术语“回合(cut)”指的是从半导体集成电路器件的设计到试制的单位阶段。
当用常规掩模制造多芯片型常规掩模时，在回合期间改变芯片时，不需要再制造的芯片被再次制造。例如，当在第一个回合时，多芯片掩模的一个芯片区被评估为坏的，并且判断另外的芯片区是好的，则在第二个回合中只需要再制造前一个芯片。然而，实际上，由于只有一些层更被修正，因此不能改变芯片配置，为了防止掩模制造时间的拉长，即使被判断是好的芯片区也要求再制造。这是浪费的并且是妨碍掩模成本降低和试制成本降低的因素之一。
在本例中，抗蚀剂掩模用于半导体集成电路器件的试制。图53(a)表示芯片C1-C7的回合状态。图53(b)表示在第一个回合期间掩模MR13的平面图，而图53(c)是第二个回合期间的掩模MR14的平面图。上述抗蚀剂掩模用做掩模MR13和MR14。该抗蚀剂掩模具有与上述掩模相同的结构，因此省略其说明。这些图中的标号DC1-DC7分别表示芯片C1-C7的掩模图形数据。
图53表示在第一个回合中，芯片C2、C3、C6被评估是好的，而其它芯片被评估是坏的。在这种情况下，只有形成在第一个回合中被判断是坏的芯片C1、C4、C5、C7的芯片区设置在掩模MR14上，并且用它进行曝光处理而进行试生产。在本例中，必须制备整层掩模，但是可充分减少成本和TAT，并且在本例中只有完全需要的芯片被试制因此可以缩短多个半导体集成电路器件的试制周期，并且缩短了多个半导体集成电路器件的制造时间。
(实施例7)至少在10年前已经批量生产了某些半导体集成电路器件。不规则地要求这种半导体并且不期望生产量，因而不能放弃用于它们制造的掩模。因此掩模有时被怀疑是有价值的而保留或者期待将来需要而定期地制备它们。
在本例中，制造这种半导体集成电路器件的期间，在第一次批量生产周期中采用上述常规掩模，和在完成批量生产周期之后放弃该常规掩模。当在这之后需要同一半导体集成电路器件时，再次使用上述抗蚀剂掩模制造它。换言之，当在这种半导体集成电路器件中需要这种掩模时，只从抗蚀剂掩模制造需要量的掩模，并且在曝光处理期间用它再次制造半导体集成电路器件。在这种情况下，在之后的开始大批量生产半导体集成电路器件时可使用该抗蚀剂掩模。或者，如果批量生产量超过阈值，则使用常规掩模。在使用抗蚀剂掩模时，可在短时间内完成掩模图形的修正或改变，因而通过收集小批量生产量的半导体集成电路器件形成多芯片。在另一种情况下，由于必须不定期但根据需要制备掩模，因此可以避免浪费。抗蚀剂掩模的制造可以从空白状态开始，因而可以在短时间内制备所需掩模。使用之后，掩模可以作为其空白状态被储存，以便将其施加于需要的任何产品(一般目的的产品)。这就可以大大降低这种半导体集成电路器件的成本。此外，可以根据要求在任何时候快速供应这种半导体集成电路器件。
(实施例8)在本例中为了增加芯片中的预定部分的改变和在处理预定数量器件的任何时候改变对应多芯片掩模的预定部分的图形，采用多芯片掩模。
图55(a)和(b)分别是掩模MR20a和MR20(b)的平面图。作为掩模MR20a和MR20(b)，采用抗蚀剂掩模。特别是，优选使用图31-35所示的抗蚀剂掩模。
在掩模MR20a上，例如，设置四个集成电路图形区。这些集成电路图形区对应有不同数据DC1-DC4图形的芯片。图形P1-P4示意性表示对应预定部分的图形区中的图形在这些集成电路图形区中是各自不同的。通过在曝光处理期间使用这个掩模MR20a，图形被转移到晶片上，由此制造半导体集成电路器件。完成预定数量器件的曝光处理之后，从掩模MR20a去掉图形P1-P4，由此形成掩模MR20b，如图55(b)所示。换言之，改变对应掩模MR20a上的预定部分的区域的图形。这个图形改变方法类似于如实施例1所述的由抗蚀剂掩模构成的光阻挡图形的修正或改变方法。
在掩模MR20b上，例如设置四个集成电路图形区。这些集成电路图形区对应芯片，并且它们具有彼此不同的数据DC5-DC8图形。掩模MR20b的图形P5-P8示意性地表示它们不同于掩模MR20a的图形P1-P4；对应预定部分的掩模MR20b的集成电路图形区中的图形彼此不同。通过在曝光处理过程中采用掩模MR20b，将图形转移到晶片上，由此制造半导体集成电路器件。完成预定数量器件的曝光处理之后，可改变对应掩模MR20b上的预定部分的区域中的图形。
作为这种图形改变的特殊例子，可以提及将临界路径的图形尺寸向最优化尺寸的改变。在临界路径中，图形尺寸要求高精度。通过工艺改变最优化图形尺寸。通过只用常规掩模在这个位置转移图形必然推迟半导体集成电路器件的研制时间、试制时间和制造时间，因而很难在收集的很多数据基础上设定多个合适尺寸。另一方面，当采用抗蚀剂掩模时，可获得很多数据，并且可在它们基础上设定更适合的尺寸而不会显著推迟研制、试制和制造时间，因而可以高生产率地制造有高性能和高可靠性的半导体集成电路器件。
作为这种图形改变的另一特殊例子，可提及ROM(只读存储器)的数据编码。在编码芯片中，ROM的图形被编码，但是解码方法通常保持不变。目前用做编码的方法是包括ROM数据的编码f(x)，地址改组g(x)和解码电路的改组h(x)。假设解码函数是k(x)，建立等式k(x)＝h(g(f(x)))。如果整个看作是复合函数，在每个阶段的任何器件都不会在编码电平有区别，或者超过容许由解码电路处理的范围。另外，甚至是一个码的破坏也将导致所有数据的解码。
在本例中，通过使用多芯片掩模或上述多个掩模(每个是抗蚀剂掩模)在ROM以外的逻辑电路上形成多个上述解码电路。在这种情况下，可形成多个解码电路，可建立下面的等式k(x)＝h1(g1(f1(x)))＝h2(g2(f2(x)))＝h3(g3(f3(x)))…。如果用解码函数给予卡片负责人，可实现另一编码，如k1(x)＝h1(g1(f1(x)))，k2(x)＝h2(g2(f2(x)))，k3(x)＝h3(g3(f3(x)))，…，使得不可能大大增加解码难度，因此实际上不可能给数据解码。
(实施例9)在本例中，将介绍将本发明的技术概念应用于ASIC如栅阵列、标准单位元件(Unit Cell)或埋入式阵列的制造工艺。
图56表示根据该实施例的半导体集成电路器件的制造流程的一个例子。半导体集成电路器件(定制LSI(大规模集成电路))如栅阵列有由对用户是公知的预定图形制成的栅阵列扩散层(主层)，而作为扩散层上的布线层，它有被用户要求修正或改变的定制层。
在本例中，在大批量生产之前的研制和预制造步骤中以及在大批量生产步骤中使用常规掩模形成主层图形。另一方面，定制层图形是用抗蚀剂掩模制造的，直到根据用户指标调试完成为止。在获得用户正式批准开始大批量生产时，掩模被换为常规掩模，并开始大批量生产定制LSI。图56表示定制LSI的制造流程的一个例子。在图56的有源区形成步骤800、阱形成步骤801、栅极形成步骤802和用于源和漏的半导体区形成步骤803中采用常规掩模。在图56中的接触孔形成步骤804、第一层互连形成步骤805、第一通孔形成步骤806、第二层互连形成步骤807、第二通孔形成步骤808和第三层互连形成步骤809中，首先采用抗蚀剂掩模，然后在大批量生产中采用常规掩模。这个流程建议在定制层中包含键合焊盘形成步骤810。既可以用掩模也可以不用掩模形成该步骤。此时，优选制造者为定制LSI制备清单，如用于FPGA(场可编程栅阵列)的闪烁存储器(EEPROM电可擦可编程只读存储器)的使用、用于栅阵列的抗蚀剂掩模的使用、用于栅阵列的常规掩模的使用等等，同时用户根据产量从清单选择一个。
根据该实施例，可以大大缩短定制LSI的研制时间，提供满足用户要求的定制LSI，并大大降低定制LSI的研制成本。因此制造者可以进行定制LSI的小数量多种类生产。换言之，制造者由此可以接收合同以进行定制LSI的小数量多种类生产，否则将不得不因为产量太小而拒绝这些合同，由此增加总销售。另一方面，用户可以以低成本获得满足其技术指标的高可靠性的定制LSI。
定制LSI的结构及其制造工艺将在下面介绍。
图57是表示定制LSI的一部分逻辑元素。这个逻辑元素由图57中被虚线包围的单位晶胞10构成。这个单位元件10是由例如两个nMISQns和两个pMISQps形成的。nMISQn设置在p型阱区PW表面上的n型半导体区(扩散层)11n上，而pMISQp设置在n型阱区NW表面上的p型半导体区(扩散层)11p上，p型阱区PW和n型阱区各形成在半导体衬底上。栅极12A对nMISQn和pMISQp公用。栅极12A形成为具有例如多晶硅化物(POLYCIDE)结构，其中硅化物层设置在低电阻多晶硅的单膜或低电阻多晶硅膜上；多金属结构，它是通过在低电阻多晶硅膜上经过如氮化钨等阻挡膜淀积金属膜例如钨获得的；或镶嵌栅极结构，是通过在形成在绝缘膜中的凹槽中淀积阻挡膜如氮化钛膜，然后用金属膜如铜埋置凹槽获得的。栅极12A下面的一部分半导体衬底用做沟道区。
例如互连13A用于高电压侧的电源(例如3.3V或1.8V)并经过接触孔CNT与两个pMISQps的p型半导体区11p电连接。互连13B例如用于低压侧(例如0V)上的电源并经过接触孔CNT与一个nMISQn的n型半导体区11n电连接。互连13C是用于两个输入NAND门电路的输入互连，并在其宽部与栅极12A接触并电连接。互连13D经过接触孔CNT与n型半导体区11n和p型半导体区11p电连接。互连14A经过通孔TH与互连13D电连接。
形成互连13A-13D和14A之前的单位元件10的平面图示于图58中。这个单位元件10对应上述主层和例如通用于构成逻辑元素NAND门电路或NOR门电路的基本构件。可以在这个单位元件10的形成步骤之后通过适当选择互连有效地形成逻辑电路。本发明也可以适用于连接大量C MIS(补偿MIS)电路的构造。
直到对应主层的这个单位元件10形成为止，采用上述常规掩模。此时使用的常规掩模的集成电路图形区示于图59中。图59(a)表示在晶片(半导体衬底)上的单位元件10中形成元件隔离部分和有源区时使用的掩模MN7。在掩模衬底3的主表面上，平行分开设置例如是两维矩形形状的两个光阻挡图形5e。这些光阻挡图形5e由与光阻挡图形5a的金属相同的金属构成，并且形成以阻挡晶片上的有源区中的光。图59(b)表示在单位元件10中形成n型阱区NW时使用的掩模MN8。在掩模衬底3的主表面上，淀积光阻挡膜5f并且在一部分膜中，开口例如两维矩形形状的光传输图形4g。光阻挡膜5f由与光阻挡图形5a相同的金属构成，并且形成它用于阻挡光照射到晶片的n型阱区以外的区域上。图59(c)表示在单位元件10中形成p型阱区PW时使用的掩模MN9。在掩模衬底3的主表面上，淀积光阻挡膜5f，并且在一部分膜中，开口例如两维矩形形状的光传输图形4h。形成光阻挡膜5f用于阻挡光照射到晶片上的p型阱区以外的区域。图59(d)表示在单位元件10中形成栅极12A时使用的掩模MN10。在掩模衬底3的主表面上，形成互相平行的例如在其两端有扩宽部分的条形的两个光阻挡图形5g。光阻挡图形5g由与光阻挡图形5a相同的金属构成，并且形成为用于阻挡光照射到晶片上的栅极形成区。
参考图60-69，使用沿着图58的虚线截取的剖面图介绍直到形成nMISQn和pMISQp的步骤。
如图60所示，利用氧化法在构成由p型硅单晶构成的晶片2W的半导体衬底2S的主表面(器件表面)上形成由氧化硅膜构成的绝缘膜15之后，在绝缘膜15上利用CVD淀积由氮化硅膜构成的绝缘膜16，随后给它施加抗蚀剂膜17。如图61所示，用上述常规掩模MN7对半导体衬底2S进行曝光处理，随后显影，由此在半导体衬底2S的主表面上形成抗蚀剂图形17a。抗蚀剂图形17a形成为两维以便覆盖有源区，同时允许元件隔离区从抗蚀剂图形露出。用抗蚀剂图形17a做刻蚀掩模，按顺序去掉露出的绝缘膜16、15。通过去掉由该刻蚀露出的半导体衬底2S的主表面部分，在半导体衬底2S的主表面中形成凹槽18。然后，去掉抗蚀剂图形17a。
如图63所示，通过CVD(化学汽相淀积)在半导体衬底2S的主表面上淀积由氧化硅构成的绝缘膜19，接着通过半导体衬底2S的化学机械抛光(CMP)进行平面化，由此最后形成凹槽型元件隔离部分SG(图56的步骤800)。在本例中，元件隔离部分SG形成得具有凹槽型隔离结构(沟槽隔离)，但是不限于此，而可以通过LOCOS(硅的局部氧化)由场绝缘膜形成。
在将抗蚀剂膜施加于半导体衬底2S的主表面上之后，利用常规掩模MN8对半导体衬底2S进行曝光处理，由此在半导体衬底2S主表面上形成抗蚀剂图形17b，如图65所示。抗蚀剂图形17b形成为二维尺寸，以便从此处露出n型阱区NW和用其覆盖其它区域。用抗蚀剂图形17b做离子注入掩模，将磷或砷离子注入半导体衬底2S中，以便形成n型阱区NW。然后，去掉抗蚀剂图形17b。
向半导体衬底2S的主表面上同样施加抗蚀剂膜，随后用常规掩模MN9进行曝光处理，以便在半导体衬底2S主表面上形成抗蚀剂图形17c，从而使p型阱PW露出并用其覆盖其它区域，如图66所示。用抗蚀剂图形17c作离子注入掩模，将硼离子注入到半导体衬底2S中，形成p型阱PW。然后去掉抗蚀剂图形17c(图56的步骤801)。
如图67所示，利用热氧化法在半导体衬底2S主表面上形成由氧化硅膜构成的厚度(二氧化硅的厚度)为约3nm的栅绝缘膜20，然后利用CVD淀积由多晶硅构成的导体膜12。在向导体膜12上施加抗蚀剂膜之后，用常规掩模MN10进行曝光处理，如图68所示，由此形成抗蚀剂图形17d，以便用其覆盖栅极形成区，同时从此处露出其它区域。然后用抗蚀剂图形17d作刻蚀掩模，刻蚀导体膜12以形成棚极12A(图56的步骤802)。利用离子注入或扩散法，用与棚极12A的自对准方式形成用于nMISQn的高杂质浓度n型半导体区11n和用于pMISQp的高杂质浓度p型半导体区11p，这些区域也用做源或漏区或布线层(图56的步骤803)。作为抗蚀剂图形17a-17d，采用正型图形。
通过在接下来的步骤中适当选择互连，可形成各种逻辑电路，如NAND门电路和NOR门电路。在本例中，形成如图70所示的NAND门电路ND。图70(a)表示NAND门电路ND的符号，图70(b)是其电路图，图70(c)是其平面布局图。这里示出的是有两个输入端I1、I2和一个输出端F的NAND门电路ND。
在图71(a)和(b)中，示出了用于转移NAND门电路ND的接触孔和互连图形的掩模图形的局部平面图。在图71中，为了更好地理解(a)和(b)的掩模的位置关系而示出了X-Y轴。
图71(a)表示将图70(c)的接触孔CNT转移到晶片上的掩模MR21的图形。光阻挡膜7h由与光阻挡图形7a相同的抗蚀剂膜构成。去掉部分光阻挡膜7h，因而它具有二维方形形状的多个细光传输图形4i的开口。光传输图形4i用做形成接触孔CNT的图形。图71(b)表示将图70(c)的互连13A-13D转移到晶片上的掩模MR22的图形。光阻挡图形7i由结构与上述实施例中所述的光阻挡图形7a的结构相同的抗蚀剂膜构成。光阻挡图形7i用做形成互连13A-13D的图形。这些掩模MR21、MR22的制造方法与上述掩模的制造方法相同，因而省略其说明。
下面将在图72-76基础上介绍利用这些掩模制造半导体集成电路器件的工艺。图72-76各是沿着图70(c)的虚线截取的剖面图。
如图72所示，如上所述在半导体衬底2S主表面上形成nMISQn和pMISQp之后，利用CVD淀积由氧化硅膜构成并用磷掺杂的层间绝缘膜21a。然后向层间绝缘膜21a上施加抗蚀剂膜。通过利用掩模MR21的曝光处理，形成抗蚀剂图形17e以便从此处露出基本上二维圆形的接触孔形成区并覆盖其它部分。用抗蚀剂图形17e作刻蚀掩模，在层间绝缘膜21a中形成接触孔CNT，如图73所示(图56的步骤804)。
去掉抗蚀剂图形17e之后，通过在半导体衬底2s主表面上溅射淀积由铝、铝合金或铜构成的导体膜13，如图74所示。然后向导体膜13施加抗蚀剂膜，并用掩模MR22对其曝光处理，形成抗蚀剂图形17f，以便用其覆盖互连形成区，同时露出其它区域，如图75所示。用这个抗蚀剂图形17f做刻蚀掩模，刻蚀导体膜13以形成互连13A-13D(图56的步骤805)。这里使用的抗蚀剂图形17e、17f是正型。如图76所示，利用CVD和其它掩模，在半导体衬底2S主表面上淀积层间绝缘膜21b，形成通孔TH和上层互连14A(图56的步骤806、807)。通过以所需次数重复图形形成，实现部件之间的线连接，由此制造半导体集成电路器件。
上述是双输入NAND门电路的形成例子，但是也可以通过改变掩模图形形状很容易地形成NOR门电路。图77表示使用上述单位元件10形成的双输入NOR电路NR。图77(a)表示NOR门电路NR的符号，图77(b)是其电路图，图77(c)表示其平面布局。
如图77(c)所示，用pMISQps之一的p型半导体区11p经过接触孔CNT电连接互连13A，而用另一个pMISQps的p型半导体区11n经过接触孔CNT电连接互连13E。还用对两个nMISQns公用的n型半导体区11n经过接触孔CNT电连接互连13E。用两个nMISQn的n型半导体区11n经过接触孔CNT电连接互连13B。
图78(a)和(b)示出了转移这种NOR门电路NR的接触孔和互连图形的掩模图形的局部平面图的一个例子。为了更好地理解图78(a)、(b)中的这些掩模之间的位置关系，示出X-Y轴。
图78(a)表示将图77(c)的接触孔CNT转移到晶片上的掩模MR23的集成电路图形区的图形。光阻挡膜7h由结构与光阻挡图形7a的结构相同的抗蚀剂膜构成。光传输图形4i是形成接触孔CNT的图形。图78(b)表示将图77(c)的互连13A-13C和13E转移到晶片上的掩模MR24的图形。光阻挡膜7i由与光阻挡图形7a相同的抗蚀剂材料形成。光阻挡图形7i是形成互连13A-13C和13E的图形。在晶片上，为掩模MR23或MR24使用正型抗蚀剂膜。这些掩模MR23、MR24的制造方法与上述方法相同，因而省略其说明。在图78中，为了更好地理解两个掩模的位置关系，示出了X-Y轴。
通过选择一组上述掩模MR21、MR22或掩模MR23、MR24，可形成NAND门电路或NOR门电路。掩模MR21、MR22或掩模MR23、MR24可以留下适当使用，或者在从这些掩模MR21、MR22、去掉图形之后，可从如此获得的空白形成掩模MR23、MR24。可以在短时间内很容易地进行这种抗蚀剂掩模的图形改变。因此使用这种掩模可以大大减少半导体集成电路器件的研制、预生产和制造时间。此外，可使用现有制造装置进行修正或改变，并且可以减少材料成本、步骤成本和燃料成本，因而显著减低半导体集成电路器件的总成本。因此即使少量制造半导体集成电路器件，也能实现成本降低。在本例中，在制造图58的单位元件时采用常规掩模，因为它作为公用图形被大量生产，而形成要布置在单位元件的孔图形或互连图形时使用抗蚀剂掩模，因为其形状可根据所需逻辑电路而改变。这就可以迅速提供适合于半导体集成电路器件的系列制造步骤中的每个阶段的掩模，由此提高其生产率。
(实施例10)在本例中，将介绍本发明的技术概念应用于具有掩模ROM的半导体集成电路器件的制造。
掩模ROM的特征在于，由于它具有由一个MIS形成的存储单元，该存储单元可以被赋予大容量，另外，由于不需要写操作，因此可以简单制成整个电路构造。然而伴随而来的问题是，与其它ROM(例如，EEPROM(电可擦可编程只读存储器))相比，TAT变得更长，这是因为根据用户要求改变了存储器的细节；由于根据因用户而不同的ROM编码的种类制造掩模，因此在小量生产情况下的生产成本变高。
在本例中，利用上述常规掩模，转移由通用于各种掩模ROMS的基本组分形成的基本数据的图形。为写入存储数据，首先使用抗蚀剂掩模，直到完成用户的指标调试或数据设定为止，并在用户许可开始大批量生产时转换为常规掩模。然后大批量生产具有掩模ROM的半导体集成电路器件。
图79表示具有掩模ROM如微型计算机的半导体集成电路器件的制造流程的一个例子。在图79中的有源区形成步骤900、阱形成步骤901、栅极形成步骤902、用于源和漏的半导体区形成步骤903、接触孔形成步骤905、第一层互连形成步骤906、第一通孔形成步骤907、第二层互连形成步骤908、第二通孔形成步骤909和第三层互连形成步骤910中采用常规掩模。在图79的ROM形成步骤904中，首先采用抗蚀剂掩模，但在批量生产时采用常规掩模。在该图中，使用常规掩模进行键合焊盘形成步骤911，但是也可以不用掩模进行。此时，最好是制造者为PFGA(场可编程栅阵列)的闪烁存储器(EEPROM电可擦可编程只读存储器)的使用、掩模ROM的抗蚀剂掩模的使用、栅阵列的常规掩模的使用等制备清单，而用户根据生产量从清单中选择一个。
根据本实施例，可以大大缩短具有掩模ROM的半导体集成电路器件的研制时间，并提供可满足用户要求的具有ROM编码的半导体集成电路器件，大大降低了具有掩模ROM的半导体集成电路器件的研制成本。因此，即使小量生产，制造者也能以低成本提供具有掩模ROM的半导体集成电路器件。
图80表示掩模ROM的基本数据，其中(a)是存储单元区的平面布局，(b)是电路图，(c)是沿着(a)的线A-A截取的剖面图。这里，示出了离子注入程序系统的掩模ROM。本发明的应用不限于离子注入程序系统的掩模ROM，它还适用于各种掩模ROMS，如接触孔程序系统的掩模ROM，和也是离子注入程序系统的NAND型掩模ROM。
数据线DL经过接触孔CNT与n型半导体区11n电连接。栅极12B由一部分字WL形成。利用在数据线12B和字线WL之间的互连附近的一个nMOSQns，形成一个存储单元。在这个离子注入程序系统ROM的情况下，分别制造具有高阈值电压(高到即使字线WL处于高电平也不足以允许导电)的nMISQn和具有低阈值电压(当字线处于高电平时允许导电)的nMISQn，这取决于是否杂质被引入到构成存储单元的nMISQn的沟道区中，这将对应形成“0”或“1”。为转移这些基本数据的图形，采用常规掩模。
利用这些基本数据作为公用数据，制备需要量的下述三种掩模ROMS，这将参考图81-83介绍。在图81-83各图中，(a)是在集成电路图形区中使用的掩模的局部平面图，(b)是表示数据写入图形的掩模ROM的存储单元区的布局平面图，(c)是在数据写入步骤期间沿着图80(a)的线A-A截取的剖面图。
在图81中，展示了通过用(a)中所示的掩模MR25在基本数据上形成(b)中所示的开口图形22A并向从(c)中所示的开口图形22A露出的半导体衬底2S中注入离子杂质而进行数据写入的情况。采用上述抗蚀剂掩模作为该掩模MR25，并且其光阻挡膜7j由成分与光阻挡图形7a的成分相同的抗蚀剂膜形成。去掉一部分光阻挡膜7j，并以二维方形形状开口光传输图形4j。这个光传输图形4j用做形成晶片2W上的抗蚀剂图形17g的开口图形22A的图形。这里，利用该抗蚀剂图形17g作为杂质注入掩模，将用于数据写入的杂质引入一个nMISQn的沟道区。用于数据写入的杂质注入步骤是在形成栅极12B(即字线WL)之前进行的。当要求nMISQn的阈值增加时，作为杂质引入硼，而当要求nMISQn的阈值降低时，引入磷或砷。
在图82中，展示了通过用(a)中所示的掩模MR26在基本数据上形成(b)中所示的开口图形22B、22C和向从(c)中所示的开口图形22B、22C露出的半导体衬底2S中注入离子杂质而进行数据写入的情况。对于该掩模MR26，采用抗蚀剂掩模。一部分光阻挡膜7j被去掉，以二维方形形状形成两个光传输图形4k、4m。这些光传输图形4k、4m用做形成晶片2W上的抗蚀剂图形17h的两个开口图形22B、22C的图形。用该抗蚀剂图形17h作杂质注入掩模，向两个nMISQns的沟道区中引入用于数据写入的杂质。
在图83中，展示了通过用(a)中所示的掩模MR27在基本数据上形成(b)中所示的开口图形22D和向从(c)中所示的开口图形22D露出的半导体衬底2S中注入离子杂质而进行数据写入的情况。采用上述抗蚀剂掩模作为该掩模MR27。一部分光阻挡膜7j被去掉，形成光传输图形4n。这个光传输图形4n用做形成晶片2W上的抗蚀剂图形17i的开口图形22D的图形。这里，用该抗蚀剂图形17i作杂质注入掩模，向三个nMISQns的沟道区中引入用于数据写入的杂质。作为抗蚀剂图形17g-17I，采用正型。从数据再装载到封装的步骤与常规半导体集成电路器件的制造步骤一样进行。
根据本发明的这个实施例，利用常规掩模用于制备基本数据的构图同时使用抗蚀剂掩模作为形成再装载层的掩模，可有效地制造具有多种掩模ROMs的半导体集成电路器件。大大减少了各种掩模ROMs的TAT。此外，可使用现有制造装置进行数据再装载，并降低了材料成本、步骤成本和燃料成本，即使小量生产，也能显著降低具有掩模ROM的半导体集成电路器件的成本。
(实施例11)在本例中，将介绍在半导体集成电路器件的调试过程中使用抗蚀剂掩模。
为了分析半导体集成电路器件的缺陷和对它采取对抗措施，采用FIB(聚焦离子束)。FIB允许容易处理，但是由于工作人员一个一个地校正器件同时设定要校正的位置，因而需要时间和劳动力处理多个样品以便校正多个芯片，因此校正困难。可以通过模拟分析缺陷和对它采取措施，但是通过模拟获得的值与实际值有一点不同，这将导致如妨碍性能提高等问题。
在本例中，通过用抗蚀剂掩模形成最终互连层的实际图形、特别是布线图形，进行校正或检测(测量，分析)。与为相同目的而采用FIB或常规掩模相比，这就可以在短时间内制备多个样品芯片。检测是利用具有实际形成于其上的图形的芯片进行的，因而可提高测量值或分析结果的可靠性。
图84表示布线校正的具体例子。图84(a)表示在校正之前晶片上的互连图形，而图84(b)表示校正之后晶片上的互连图形。虚线表示没有通过校正而改变的上层互连23A、23B。互连24A、24B1、24B2、24C1和24C2是最上层互连，它们通过校正被改变。在图84中，为更好地理解(a)和(b)中的互连之间的位置关系，示出了X-Y轴。
形成这种布线图形使用的掩模示于图85中。图85(a)中的掩模MR28用于形成图84(a)的布线图形。这里以抗蚀剂掩模为例。有时利用常规掩模形成校正之前的布线图形。在图85(b)中，掩模MR29用于形成图84(b)的布线图形。在这种情况下，采用抗蚀剂掩模。
(实施例12)在本例中，介绍为每组进行修整或调试的情况。具体而言，通过将大批量生产的多组半导体集成电路器件特性的平均波动的数据反馈到后一组的半导体集成电路器件的布线层形成步骤中，然后在这些数据基础上校正布线，由此调整半导体集成电路器件的特性。这种布线校正是使用抗蚀剂掩模进行的。
图86表示其流程(完成试制、评估、分析和数据校正)。这里，采用上述多芯片掩模。代替每一组中试制四种，用几天的时间延迟制造四组四芯片掩模。前一组的调试结果反馈到后一组。在如此反馈的数据基础上，改变用于金属化的多芯片掩模上的图形尺寸或形状。使用得到的多芯片掩模，形成下一组的半导体集成电路器件的布线层。通过这种方式，可以一组一组进行半导体集成电路器件的修整。
这就可以在短时间内提供电特性均匀并有高可靠性的半导体集成电路器件。在用于修整或调试的掩模的图形改变时，省去了浪费的材料或步骤，另外，可采用现有制造设备，因而以低成本提供具有高可靠性的半导体集成电路器件。
上面在实施例基础上介绍了由本发明人做出的本发明。但是应该注意本发明不限于上述实施例，或不受上述实施例限制。不用说，在不脱离本发明范围的限度内可对本发明作修改。
例如，在上述实施例中，互连采用常规布线结构。该布线结构不限于此，还可以通过所谓的镶嵌法或双镶嵌法形成，在该方法中通过在具有形成在其中的绝缘膜的凹槽中埋置导体膜形成互连或栓塞。
在上述实施例中，作为半导体集成电路衬底介绍了只由半导体构成的半导体衬底，但是半导体集成电路衬底不限于此。另外，可采用具有设置在绝缘层上的薄半导体层的SOI(硅-绝缘体)衬底或具有设置在半导体衬底上的外延层的外延衬底。
利用各种掩模进行曝光处理时，上述修改的照明设备可用做曝光光源。
在上面的描述中，由本发明人做出的本发明适用于半导体集成电路器件，它是本发明的背景。本发明不限于半导体集成电路器件的制造工艺，还适用于其它器件如液晶显示器或微机等的制造工艺。
下面简要介绍在由本申请人公开的发明当中由典型的发明获得的优点。
(1)根据本发明，通过在半导体集成电路器件的制造步骤中，在曝光时适当使用具有由金属膜制成的阻挡材料的掩模和具有由含有机感光树脂膜的有机材料制成的阻挡材料的掩模，可提高半导体集成电路器件的生产率。
(2)根据本发明，通过在半导体集成电路器件的制造步骤中，在曝光时适当使用具有由金属膜制成的阻挡材料的掩模和具有由含有机感光树脂膜的有机材料制成的阻挡材料的掩模，可缩短半导体集成电路器件的制造时间。
(3)根据本发明，通过在半导体集成电路器件的制造步骤中，在曝光时适当使用具有由金属膜制成的阻挡材料的掩模和具有由含有机感光树脂膜的有机材料制成的阻挡材料的掩模，可减少半导体集成电路器件的制造成本。
权利要求
1.一种半导体集成电路器件的制造方法，包括依据半导体集成电路器件的产量或制造步骤，采用第一光掩模和第二光掩模的步骤，所述第一光掩模具有包含有机感光树脂的有机材料作为防曝光的阻挡材料，所述第二光掩模具有金属膜作为防曝光的阻挡材料。
2.根据权利要求1的半导体集成电路器件的制造方法，包括(a)制造者为用户准备清单的步骤，所述清单包括采用第一光掩模的生产类型和采用第二光掩模的生产类型；以及(b)生产客户从为用户准备的清单中选择出最适合于半导体集成电路器件或半导体集成电路器件预定的制造步骤的生产类型的步骤。
3.一种半导体集成电路器件的制造方法，包括步骤(a)判断半导体集成电路器件的产量是否超过预定阈值产量；(b)当半导体集成电路器件的产量没有超过阈值时，在曝光处理时采用具有包含有机感光树脂膜的有机材料作为防曝光的阻挡材料的光掩模。
4.根据权利要求3的半导体集成电路器件的制造方法，进一步包括当半导体集成电路的产量扩大为超过阈值时，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的光掩模的步骤。
5.一种半导体集成电路器件的制造方法，包括步骤(a)判断半导体集成电路器件的产量是否超过预定的阈值产量；(b)当半导体集成电路的产量超过阈值时，判断半导体集成电路器件的功能是否已经确定；(c)当功能还没有确定时，在曝光处理时采用具有包含有机感光树脂膜的有机材料作为防曝光的阻挡材料的光掩模。
6.根据权利要求5的半导体集成电路器件的制造方法，进一步包括步骤在当确定半导体集成电路功能的阶段中，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的光掩模。
7.根据权利要求5的半导体集成电路器件的制造方法，进一步包括步骤当半导体集成电路功能已经确定时，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的光掩模。
8.一种半导体集成电路器件的制造方法，包括步骤在当大规模生产步骤之前，在曝光处理时采用具有包含有机感光树脂的有机材料作为防曝光的阻挡材料的光掩模。
9.一种半导体集成电路器件的制造方法，包括步骤在大批量生产步骤之前，在曝光处理时采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模，以及在大批量生产步骤中，采用具有金属膜作为防曝光的阻挡材料的第二光掩模。
10.一种半导体集成电路器件的制造方法，包括步骤在形成与逻辑电路构成有关的图形的步骤中，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模，而在形成与单位元件有关的图形的步骤中，在曝光处理时采用具有金属膜作为防曝光的阻挡材料的第二光掩模。
11.一种半导体集成电路器件的制造方法，包括步骤(a)在半导体集成电路器件的大规模生产之前，为了形成与逻辑电路构成有关的图形，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；(b)在半导体集成电路器件的大规模生产步骤中，为了形成与逻辑电路构成有关的图形，在曝光处理时采用具有金属作为防曝光的阻挡材料的第二光掩模；(c)在大规模生产步骤之前和大规模生产步骤之中，为了形成与单位元件有关的图形，在曝光处理时采用具有金属作为防曝光的阻挡材料的第二光掩模。
12.一种具有ROM的半导体集成电路器件的制造方法，包括步骤为了形成与ROM的数据写入有关的图形，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；为了形成除了那些与数据写入有关的图形之外的其它图形，在曝光处理时采用具有金属作为防曝光的阻挡材料的第二光掩模。
13.一种具有ROM的半导体集成电路器件的制造方法，包括步骤(a)在半导体集成电路器件的大规模生产之前，为了形成与ROM的数据写入有关的图形，在曝光处理时，采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；(b)在半导体集成电路器件的大规模生产步骤中，为了形成与ROM的数据写入有关的图形，在曝光处理时采用具有金属作为防曝光的阻挡材料的第二光掩模；以及(c)在大规模生产步骤之前和大规模生产步骤之中，为了形成与ROM的数据写入有关的图形，在曝光处理时采用具有金属作为防曝光的阻挡材料的第二光掩模。
14.一种半导体集成电路器件的制造方法，包括步骤(a)半导体集成电路器件的生产者为用户制备清单，其中包括在每一次曝光处理时，采用含有机感光树脂作为防曝光的阻挡材料的第一光掩模的生产类型，以及采用具有金属膜作为防曝光的阻挡材料的第二光掩模的生产类型，以及(b)生产客户从为用户准备的清单中选择出对于半导体集成电路器件或半导体集成电路器件预定的制造步骤的最佳生产类型的步骤。
15.一种半导体集成电路器件的制造方法，其中包括在形成半导体集成电路器件的图形时，适当采用(a)采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模的曝光处理；(b)采用具有金属膜作为防曝光的阻挡材料的第二光掩模的另一曝光处理；(c)利用能量束直接写入处理。
16.根据权利要求15的半导体集成电路器件的制造方法，包括步骤判断光掩模的采用量是否超过预定阈值采用量；当光掩模的采用量低于阈值时，判断第一光掩模是否可用；以及当第一光掩模可用时用第一光掩模进行曝光处理，而当第一光掩模不可用时采用能量束进行直接写入处理。
17.根据权利要求15的半导体集成电路器件的制造方法，包括步骤判断光掩模的采用量是否超过预定阈值采用量；当光掩模的采用量高于阈值时，判断第二光掩模是否可用；以及当第二光掩模可用时用第二光掩模进行曝光处理，当第二光掩模不可用时判断第一光掩模是否可用，当第一光掩模可用时用第一光掩模进行曝光处理，而当第一光掩模不可用时采用能量束进行直接写入处理。
18.一种半导体集成电路器件的制造方法，包括步骤(a)在半导体集成电路器件的评估者(evaluator)一方，形成第一光掩模，此第一光掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料；(b)在半导体集成电路器件制造者一方，用第一光掩模通过曝光处理将预定图形转移到半导体晶片上；以及(c)在半导体集成电路器件的评估者一方，评估已转移了预定图形的半导体晶片。
19.一种半导体集成电路器件的制造方法，包括步骤(a)在半导体集成电路器件的大批量生产步骤中，在曝光处理时，采用含金属膜作为防曝光的阻挡材料的光掩模；(b)在半导体集成电路器件的大批量生产步骤完成之后，去除含金属膜作为防曝光的阻挡材料的光掩模；(c)当再生产半导体集成电路器件时，在曝光处理时，采用另一光掩模，此光掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料。
20.根据权利要求19的半导体集成电路器件的制造方法，其中，在半导体集成电路的再生产时，在产量超过预定的阈值产量的阶段，在曝光处理时，采用含金属膜作为防曝光的阻挡材料的光掩模，而不是具有含有机感光树脂的有机材料作为防曝光的阻挡材料的另一种光掩模。
21.一种半导体集成电路器件的制造方法，其中包括(a)在半导体集成电路器件的大批量生产步骤之前，在曝光处理时采用具有含有机感光树脂的有机材料作为防曝光的阻挡材料的第一光掩模；(b)在半导体集成电路器件的大批量生产步骤中，在曝光时采用具有金属膜作为防曝光的阻挡材料的第二光掩模，其中所述第一光掩模具有放置在其上的多个半导体芯片转移区域，以及将具有半导体集成电路器件数据的图形分别设置在转移区域中，上述数据彼此不同。
22.根据权利要求21的半导体集成电路器件的制造方法，其特征在于所述第二光掩模具有多个放置在其上的半导体芯片转移区，将具有半导体集成电路器件相同数据的图形放置在转移区中，所述半导体集成电路器件的相同数据是在评估步骤中选择的。
23.一种半导体集成电路器件的制造方法，包括步骤(a)以半导体集成电路器件设计周期的完成为序，在一个光掩模上放置多个半导体集成电路器件的半导体芯片转移区；以及(b)用这个掩模进行曝光处理。
24.根据权利要求23所述的一种半导体集成电路器件的制造方法，其特征在于上述一个掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料。
25.一种半导体集成电路器件的制造方法，包括步骤(a)在第一预生产步骤中，进行采用光掩模的曝光处理以及判断由此转移的图形的数量，上述光掩模具有放置在上面的多个半导体集成电路器件的半导体芯片转移区；以及(b)在第二预生产步骤中，进行采用光掩模的另一曝光处理以及判断由此转移的图形的数量，上述光掩模具有放置在上面的多个半导体集成电路器件的半导体芯片转移区，上述半导体芯片转移区在所述第一预生产步骤中被判断成坏的，其中在第一和第二预生产步骤中的每个所采用的光掩模具有含有机感光树脂的有机材料作为防曝光的阻挡材料。
全文摘要
提供一种半导体集成电路器件的制造方法,其中包括依据半导体集成电路器件的制造步骤,在曝光处理时,适当采用具有由金属制成的光阻挡图形的光掩模以及具有由抗蚀剂膜制成的光阻挡图形的另一光掩模。根据本发明,可以提高半导体集成电路器件的生产率。
文档编号G03F1/56GK1350321SQ0114333
公开日2002年5月22日 申请日期2001年9月30日 优先权日2000年10月6日
发明者宫崎浩, 森和孝, 长谷川升雄, 寺泽恒男, 田中稔彦 申请人:株式会社日立制作所