专利名称：阵列基板及其形成方法
技术领域：
本发明是关于液晶显示器的工艺，尤其是关于其阵列基板的形成方法。
背景技术：
目前制作液晶显示器的阵列基板一般需要多达四至五道的光刻工艺，即需四至五道掩模。若是要采用三道掩模工艺，则需利用举离(Lift-off)工艺。在举离工艺中，先形成光阻图案作为镀膜牺牲层。接着形成镀膜于光阻上及未被光阻图案覆盖的区域上，再将基板浸置于去光阻液。随着光阻图案去除，可一并将位于光阻图案上的镀膜剥离，达到节省掩模的工艺目的。然而一般TFT量产设备并不适合让含有光阻的基板进入沉积腔体进行工艺，且剥离后的镀膜亦容易回粘至基板阵列上形成缺陷。另一方面，光阻上的镀膜可能会悬浮于去光阻液中，造成去光阻液输送管线的塞管现象。综上所述，阵列基板的三道掩模工艺目前亟需新的工艺方法，在不增加掩模数目的前提下取代现有的举离工艺。
发明内容
本发明一实施例提供一种阵列基板的形成方法，包括形成第一导电层于基板上； 形成第一光阻层于第一导电层上；以第一多段式调整掩模进行光刻工艺，图案化第一光阻层以形成第一无光阻区域、第一薄层光阻图案、及第一厚层光阻图案；蚀刻对应第一无光阻区域的第一导电层，形成栅极、与栅极相连的栅极线、共通电极线、及底导线，其中第一薄层光阻图案位于栅极、栅极线、共通电极线、及底导线的走线区域上，且第一厚层光阻图案位于底导线的接触区域上；灰化第一薄层光阻图案，露出栅极、栅极线、共通电极线、及底导线的走线区域；选择性沉积绝缘层于基板、栅极、栅极线、共通电极线、及底导线的走线区域上；选择性沉积半导体层于绝缘层上；移除第一厚层光阻图案；以及形成第二导电层于半导体层与底导线的接触区域上。本发明另一实施例提供一种阵列基板的形成方法，包括形成栅极、与栅极相连的栅极线、及共通电极线于基板上；沉积绝缘层于基板、栅极、栅极线、及共通电极线上；沉积半导体层于绝缘层上；沉积导电层于半导体层上；形成光阻层于导电层上；以多段式调整掩模进行光刻工艺，图案化光阻层以形成无光阻区域、薄层光阻图案、次厚层光阻图案、及厚层光阻图案；移除对应无光阻区域的导电层及半导体层，形成数据线、连接至数据线的导电图案、通道层、及上电极，其中数据线与栅极线垂直相交以定义像素区，通道层夹设于导电图案与栅极之间，且上电极覆盖部分共通电极线以定义储存电容；其中薄层光阻图案对应导电图案的中心部分，且第二次厚层光阻图案对应导电图案的两侧、数据线、及上电极； 灰化薄层光阻图案，露出导电图案的中心部分；移除露出的导电图案的中心部分以形成源极/漏极，并露出栅极中心部分上的通道层，其中厚层光阻图案对应部分漏极及部分上电极；灰化次厚层光阻图案，露出源极/漏极、数据线、及上电极；选择性沉积保护层于厚层光阻图案以外的所有区域上；灰化厚层光阻图案，露出部分漏极与部分上电极；以及形成像素电极图案于该像素区的保护层上，且像素电极图案连接至露出的部分漏极与部分上电极。本发明又一实施例提供一种阵列基板的形成方法，包括形成导电层于基板上；形成光阻层于导电层上；以多段式调整掩模进行光刻工艺，图案化光阻层以形成无光阻区域、 薄层光阻图案、及厚层光阻图案；蚀刻对应无光阻区域的导电层，形成底导线，其中薄层光阻图案位于底导线的走线区域上，且厚层光阻图案位于底导线的接触区域上；灰化薄层光阻图案，露出底导线的走线区域；选择性沉积绝缘层于基板及底导线的走线区域上；选择性沉积半导体层于绝缘层上；移除厚层光阻图案，露出底导线的接触区域；形成顶导线于半导体层上，且顶导线连接至底导线的接触区域上；移除未被顶导线覆盖的半导体层；以及形成保护层于绝缘层与顶导线上。本发明再一实施例提供一种阵列基板，包括底导线，位于基板上；绝缘层，位于底导线及基板上，且该绝缘层具有开口露出部分底导线；顶导线，位于绝缘层上且经由开口直接接触底导线；以及保护层，位于顶导线及基板上；其中顶导线与绝缘层之间夹设半导体层。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式
作详细说明，其中图1A-1C、3A_3H、5A、及5C-5G本发明一实施例中，形成阵列基板的显示区的工艺剖视图；图1D、3I、及5B本发明一实施例中，形成阵列基板的显示区的工艺上视图；图2A-2E及4A-4E本发明一实施例中，形成阵列基板的外围走线区的工艺剖视图； 以及图1E、图2F及4F本发明一实施例中，形成阵列基板的外围走线区的工艺剖视图。主要元件符号说明A-A\ B-B' 音面线；10 基板；11A、33A 无光阻区域；11B.33B 薄层光阻图案；33C 次厚层光阻图案；11C、33D 厚层光阻图案；12A 栅极；12B 栅极线；12C 下电极；12D 共通电极线；12E 底导线；14 绝缘层；16 半导体层；16A 通道层；
18 接触孔；
32 导电层；
32A -、数据线；
32B -、导电图案；
32C -、上电极；
32D -、顶导线；
32E -、源极；
32F -、漏极；
36A -、漏极接触孔；
36B -、上电极接触孔
51 像素电极层；
52 像素电极图案;
53A、53B 光阻图案
100 -、显示区；
150 -、外围走线区；
121A 走线区域；
121B 接触区域；
300 -、像素区；
330 -、储存电容。
具体实施例方式下列说明中的实施例将描述如何形成并使用阵列基板。必需理解的是，这些实施例提供多种可行的发明概念，并可应用于多种特定内容中。特定实施例仅用以说明形成及使用实施例的特定方式，并非用以局限本发明的范围。首先，依序形成导电层与光阻层于基板10上，再以多段式调整掩模进行光刻工艺，图案化光阻层以形成无光阻区域11A、薄层光阻图案11B、及厚层光阻图案11C。接着移除对应无光阻区域IlA的导电层，直到露出基板10。如图IA及图2A所示，位于显示区100 的图案化导电层包含栅极12A与储存电容的下电极12C，而位于外围走线区150的图案化导电层包含底导线12E。薄层光阻图案lib对应图案化导电层，比如栅极12A、下电极12C、及底导线12E的走线区域121A。厚层光阻图案IlC对应底导线12E的接触区域121B。关于底导线12E的走线区域121A及接触区域121B可参考图2F。基板10可为透光(如玻璃、石英、或类似物)或不透光(如晶片、陶瓷、金属、金属合金或类似物)的刚性无机材质，亦可为塑胶、橡胶、聚酯、或聚碳酸酯等可挠性有机材质， 亦可为有机/无机的复合材质或上述材质的多个叠合结构。在某些实施例中的基板10采用透光材质，最后形成的薄膜晶体管阵列基板可应用于穿透式、反射式、半穿透半反射式液晶显示器、或自发光型显示器。在其他实施例中的基板10采用不透光或透光性不佳的材质， 形成的薄膜晶体管应用于反射式液晶显示器或自发光型显示器。上述导电层的材质可为金属、合金、或上述的多层结构。在某些实施例中，导电层为钼、铝、铜、钛、金、银等单层或多层材料的组合或其合金。导电层的形成方法可为物理气相沉积法(PVD)、化学气相沉积法(CVD)、溅镀法、或类似方法。光刻工艺可为下述步骤涂布光阻、软烘烤、对准掩模、曝光、曝光后烘烤、显影、冲洗、干燥如硬烘烤、其他合适工艺、或上述的组合。光阻的形成方法可为旋转式、狭缝式、滚筒式、喷墨式、或喷雾式等涂布法。移除导电层的蚀刻工艺可为干蚀刻、湿蚀刻、或上述的组合。光刻工艺所用的多段式调整掩模(Multi-tone mask)可为叠层掩模(Macklayer mask)或灰度掩模(Grey level mask) 0可以理解的是，当光阻层组成为正光阻时，掩模对应无光阻区IlA的部分为透光区，掩模对应薄层光阻图案IlB的部分为部分透光区，而掩模对应厚层光阻图案IlC的部分为遮光区。当光阻层组成为负光阻时，掩模对应无光阻区 IlA的部分为遮光区，掩模对应薄层光阻图案IlB的部分为部分透光区，而掩模对应厚层光阻图案IlC的部分为透光区。简言之，负光阻与正光阻采用的掩模图案相反。接着灰化薄层光阻图案11B，露出栅极12A与下电极12C如图IB所示，并露出底导线12E的走线区域121A如图2B所示。此灰化步骤可采用氧气等离子，其温度介于室温至 200°C之间。若灰化步骤的温度过高，则易使光阻焦化导致后续工艺无法去除焦化光阻。若灰化步骤的温度过低，则可能造成反应速率过慢，影响工艺时间。上述灰化步骤会完全灰化薄层光阻图案11B，并部分灰化厚层光阻图案11C。由于灰化步骤属于等向移除方式，因此厚层光阻图案IlC的轮廓需大于其对应的底导线12E的接触区域121B。举例来说，若薄层光阻图案lib的厚度为10 μ m时，厚层光阻图案IlC的外缘与底导线12E的接触区域121B 的外缘也相隔10 μ m。如此一来，可避免灰化步骤缩小底导线12E的接触区域121B。接着选择性沉积绝缘层14于基板10、栅极12A、栅极线12B与共通电极线12D (请参考图1E)、下电极12C、及底导线12E的走线区域121A(请参考图2F)上，如图IC及图2C 所示。换句话说，绝缘层14是沉积于厚层光阻图案IlC以外的所有区域上。选择性沉积可为原子层沉积(ALD，Atomic LayerD印osition)，其工艺温度介于约室温至200°C之间。若沉积温度过高，则光阻易焦化，导致后续工艺无法去除焦化光阻。若沉积温度过低，则易于反应过程形成颗粒状缺陷，或不致密的镀膜。原子层沉积法其特性一为可以形成完全阶梯覆盖的致密镀膜，完成高品质的栅极绝缘层；其特性二为具有沉积区域选择性，适当选择工艺条件则于有机物表面不会沉积镀膜，于去光阻工艺后直接形成接触孔，且不会有镀膜剥离， 可避免污染阵列基板或堵塞去光阻液输送管线。绝缘层14可为氧化铝、氧化镧、氧化铪、氮氧化铪、氧化锆、其他适用于选择性沉积的材料，或上述单层材料堆叠的多层结构。接着选择性沉积半导体层16于绝缘层14上，如图ID及图2D所示。换句话说，半导体层16不沉积于厚层光阻图案IlC上。半导体层16可为氧化锌、氧化铟、铟镓锌氧化物、 氧化锡、或其他适用于选择性沉积的材料。选择性沉积的温度控制如前所述，在此不赘述。接着移除残留的厚层光阻图案11C，形成接触孔18露出底导线12E的接触区域 121B，如图2E所示。由于显示区100不具有厚层光阻图案11C，因此此移除步骤不影响图 ID所示的结构。此移除步骤可为前述的灰化步骤或已知的湿式剥除方法。可以理解的是， 图IE中剖面线A-A’的剖视图即图ID所示的结构，而图2F中剖面线B-B’的剖视图即图2E 所示的结构。虽然在图IE及2F中，图案化的导电层只作为显示区100中薄膜晶体管的栅极 12A、与栅极相连的栅极线12B、共通电极线12D(部分共通电极线12D将作为后述的储存电容的下电极12C)、及外围走线区150的底导线12E，但图案化导电层亦可作为接触垫或其他
8元件，端视需要而定。如图IE所示，栅极线12B与共通电极线12D彼此平行且交替排列。接着如图3A所示，形成导电层32于半导体层16与接触孔18的底部及侧壁上。导电层32可为金属、合金、或上述的多层结构，较佳为钼/铝/钼、钼/铜、钼/铜/钼、或钛 /铜的堆叠结构。导电层32的形成方法可为蒸镀、溅镀、物理气相沉积、或化学气相沉积。接着形成光阻层于导电层32上，再以另一多段式调整掩模进行光刻工艺，图案化光阻层以形成无光阻区域33A、薄层光阻图案33B、次厚层光阻图案33C、及厚层光阻图案 33D，如图;3B及图4B所示。光阻层的组成及形成方法与前述的图案化光阻层类似，在此不赘述。可以理解的是，当光阻层组成为正光阻时，掩模对应无光阻区33A的部分为透光区。 掩模对应薄层光阻图案MB与次厚层光阻图案33C的部分为部分透光区，且对应薄层光阻图案33B的部分透光区的透光率高于对应次厚层光阻图案33B的部分透光区的透光率。掩模对应厚层光阻图案33D的部分为遮光区。当光阻层组成为负光阻时，掩模对应无光阻区 33A的部分为遮光区，掩模对应薄层光阻图案3 及次厚层光阻图案33C的部分为部分透光区，且对应次厚层光阻图案33C的部分透光区的透光率高于对应薄层光阻图案33B的部分透光区的透光率。掩模对应厚层光阻图案33D的部分为透光区。简言之，负光阻与正光阻采用的掩模图案相反。接着移除对应无光阻图案33A的导电层32及半导体层16，如图3C及图4C所示。 移除导电层32及半导体层16的方法可为湿蚀刻、干蚀刻、或上述的组合。在显示区100形成数据线32A (请参考图31)、连接至数据线32A的导电图案32B、通道层16A、及上电极32C， 同时在外围走线区150形成顶导线32D(请参考图4F)。在显示区100中，数据线32A与该栅极线12B垂直相交以定义像素区300(请参考图31)。通道层16A夹设于导电图案32B 与栅极12A之间。上电极32C覆盖部分该共通电极线12D (即下电极12C)以定义储存电容 330。在外围走线区150中，顶导线32D连接至底导线12E。一般工艺的外围走线的接触区域中，顶导线借由ITO等导电材料连接至底导线。然而在图4C中，顶导线32D经由绝缘层 14的接触孔18直接连至底导线12E，两者之间不具有ITO等透明导电材料。同样在图3C及图4C，可知先前形成的薄层光阻图案3 对应栅极12A的中心部分。次厚层光阻图案33C对应显示区100中导电图案32B的两侧、数据线32A、与上电极 32C，并对应外围走线区150的顶导线32D。厚层光阻图案33D对应后续形成的漏极接触孔与上电极32C的接触孔。接着灰化薄层光阻图案33B，露出栅极12A的中心部分上的导电图案32B，如图3D 所示。此灰化步骤的工艺参数同前述灰化步骤，在此不赘述。上述灰化步骤会完全移除薄层光阻图案33B，并部分灰化次厚层光阻图案33C与厚层光阻图案33D。由于灰化步骤属于等向移除方式，因此次厚层光阻图案33C的轮廓应大于其对应的导电图案32B的两侧、数据线32A、上电极32C、与顶导线32D。同上述理由，厚层光阻图案33D的轮廓应大于后续形成的漏极接触孔与上电极32C的接触孔。接着移除栅极12A的中心部分上的导电图案32B，形成源极32E与32F并露出其下的通道层16A，如图3E所示。移除部分导电图案32B的方法可为干蚀刻、湿蚀刻、或上述的组合。接着灰化次厚层光阻图案33C，露出底导线12E、数据线32A、上电极32C、顶导线 32D、源极32E、与漏极32F，如图3F与图4D所示。此灰化步骤的工艺参数同前述灰化步骤，在此不赘述。上述灰化步骤会完全移除次厚层光阻图案33C，并部分灰化厚层光阻图案 33D。由于灰化步骤属于等向移除方式，因此厚层光阻图案33D的轮廓应大于后续形成的漏极接触孔与上电极32C的接触孔。接着选择性沉积保护层34于厚层光阻图案33D以外的所有区域上，如图3G与图 4E所示。保护层34的材质选择与绝缘层14类似，在此不赘述。在本发明一实施例中，选择性沉积为原子层沉积。选择性沉积的温度控制如前所述，在此不赘述。接着移除残留的厚层光阻图案33D，形成漏极接触孔36A及上电极接触孔36B，分别露出部分漏极32F与部分上电极32C，如图:3H所示。此移除步骤可为前述的灰化步骤或已知的湿式剥除方法。由于外围走线区150不具有厚层光阻图案33D，此工艺不影响图4E 所示的结构。可以理解的是，图31中剖面线A-A’的剖视图即图3H所示的结构，而图4F中剖面线B-B’的剖视图即图4E所示的结构。最后如图5A所示，形成像素电极图案52于像素区300中。像素电极图案52经由漏极接触孔36A及上电极接触孔36B，分别连接至薄膜晶体管的漏极32F与储存电容330的上电极32C。在本发明一实施例中，阵列基板是应用于穿透式液晶显示器，且像素电极图案 52的材质可为透明材质如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铝锌氧化物(AZO)、镉锡氧化物(CTO)、氧化锡(SnO2)、氧化锌(ZnO)，纳米银丝(Ag)、或纳米碳管(CNT)。在本发明另一实施例中，阵列基板是应用于反射式液晶显示器，且像素电极图案52的材质可为反射式材质如铝、金、锡、银、铜、铁、铅、铬、钨、钼、钕、上述的氮化物、上述的氧化物、上述的氮氧化物、上述的合金、或上述的组合。此外，反射式的像素电极图案52的表面呈现凹凸状，以增加光线的反射及散射的效果。可以理解的是，图5B中剖面线A-A’的剖视图即图5A所示的结构。像素电极图案52的形成方式主要有二。第一种是以光刻工艺搭配掩模，形成光阻图案53A于不需形成像素电极图案52的区域，如图5C所示。接着选择性沉积像素电极图案 52于像素区300中，如图5D所示。最后移除光阻图案53A，即形成图5A所示的结构。第二种是先顺应性地形成像素电极层51于所有区域中，如图5E所示。接着以光刻工艺搭配掩模形成光阻图案53B于像素区300的像素电极层51上，如图5F所示。接着蚀刻未被光阻图案覆盖的像素电极层51，如图5G所示。最后移除光阻图案53B，即可形成图5A所示的结构。由于外围走线区150不需形成像素电极层51，若是采用第一种方法，则需形成第三光阻图案53A于外围走线区150上以避免沉积像素电极图案52，之后再移除光阻图案53A。若是采用第二种方法，则不形成光阻图案5 于外围走线区150上，以利移除外围走线区150 上的像素电极层51。综上所述，本发明一实施例提供了两道多段式调整掩模与一道一般掩模，形成显示区100与外围走线区150的众多元件。在本发明另一实施例中，可采用普通掩模的光刻工艺形成图IE的结构，接着以多段式调整掩模的光刻工艺形成图31所示的结构，最后以普通掩模的光刻工艺形成图5B所示的结构。简言之，在不考虑外围走线区150的情况下，只需以一道多段式调整掩模与两道普通掩模即可形成显示区100。在本发明又一实施例中，可采用多段式调整掩模的光刻工艺形成图2F的结构，接着以普通掩模的光刻工艺形成图4F 所示的结构。简言之，在不考虑显示区100的情况下，只需一道多段式调整掩模与一道普通掩模即可形成外围走线区150。含有上述外围走线区150的阵列基板可应用于光电元件如照光产生电能的太阳能电池，或通电发光元件如显示器。在本发明一实施例中，显示器可为大尺寸平面显示器如电视，或中尺寸显示器如电子书、或小尺寸显示器如手机屏幕。与已知技艺相较，采用多段式调整掩模可减少光刻工艺及对准问题。由于本发明不需进行举离步骤，因此不形成任何材料于光阻层上。如此一来，移除光阻层的步骤不会残留材料于阵列基板上(良率低)或阻塞去光阻液的输送管线等常见于举离工艺的问题。以三道掩模搭配选择性沉积工艺形成显示区100及/或外围走线区150的绝缘层14、半导体层16、及保护层34的作法可增加量产可能性。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
权利要求
1.一种阵列基板的形成方法，包括形成一第一导电层于一基板上； 形成一第一光阻层于该第一导电层上；以一第一多段式调整掩模进行一光刻工艺，图案化该第一光阻层以形成一第一无光阻区域、一第一薄层光阻图案、及一第一厚层光阻图案；蚀刻对应该第一无光阻区域的该第一导电层，形成一栅极、与该栅极相连的一栅极线、 一共通电极线、及一底导线，其中该第一薄层光阻图案位于该栅极、该栅极线、该共通电极线、及该底导线的走线区域上，且该第一厚层光阻图案位于该底导线的接触区域上；灰化该第一薄层光阻图案，露出该栅极、该栅极线、该共通电极线、及该底导线的走线区域；选择性沉积一绝缘层于该基板、该栅极、该栅极线、该共通电极线、及该底导线的走线区域上；选择性沉积一半导体层于该绝缘层上； 移除该第一厚层光阻图案；以及形成一第二导电层于该半导体层与该底导线的接触区域上。
2.如权利要求1所述的阵列基板的形成方法，其特征在于，更包括 形成一第二光阻层于该第二导电层上；以一第二多段式调整掩模进行一光刻工艺，图案化该第二光阻层以形成一第二无光阻区域、一第二薄层光阻图案、一第二次厚层光阻图案、及一第二厚层光阻图案；移除对应该第二无光阻区域的该第二导电层及该半导体层，形成一数据线、连接至该数据线的一导电图案、一通道层、一顶导线、及一上电极，其中该数据线与该栅极线垂直相交以定义一像素区，该顶导线连接至该底导线，该通道层夹设于该导电图案与该栅极之间， 且该上电极覆盖部分该共通电极线以定义一储存电容；其中该第二薄层光阻图案对应该栅极的中心部分，且该第二次厚层光阻图案对应导电图案的两侧、该数据线、该上电极、及该顶导线；灰化该第二薄层光阻图案，露出该栅极中心部分上的该导电图案； 移除露出的该导电图案，露出栅极中心部分上的该通道层并形成一源极/漏极，其中该第二厚层光阻图案对应部分该漏极与部分该上电极；灰化该第二次厚层光阻图案，露出该源极/漏极、该数据线、该上电极、及该顶导线； 选择性沉积一保护层于该第二厚层光阻图案以外的所有区域上；以及灰化该第二厚层光阻图案，露出部分该漏极与部分该上电极。
3.如权利要求2所述的阵列基板的形成方法，其特征在于，更包括形成一像素电极图案于该像素区的保护层上，且该像素电极图案连接至露出的部分该漏极与部分该上电极， 其中形成该像素电极图案的步骤包括形成一光阻图案覆盖该像素区以外的区域上； 选择性沉积该像素电极图案于该像素区上；以及移除该光阻图案。
4.如权利要求2所述的阵列基板的形成方法，其特征在于，更包括形成一像素电极图案于该像素区的保护层上，且该像素电极图案连接至露出的部分该漏极与部分该上电极，其中形成该像素电极图案的步骤包括形成一导电层于该像素区与像素区以外的区域上； 形成一光阻图案覆盖该像素区的该导电层； 移除像素区以外的区域的该导电层，形成该像素电极图案；以及移除该光阻图案。
5.一种阵列基板的形成方法，包括形成一栅极、与该栅极相连的一栅极线、及一共通电极线于一基板上； 沉积一绝缘层于该基板、该栅极、该栅极线、及该共通电极线上； 沉积一半导体层于该绝缘层上； 沉积一导电层于该半导体层上； 形成一光阻层于该导电层上；以一多段式调整掩模进行一光刻工艺，图案化该光阻层以形成一无光阻区域、一薄层光阻图案、一次厚层光阻图案、及一厚层光阻图案；移除对应该无光阻区域的该导电层及该半导体层，形成一数据线、连接至该数据线的一导电图案、一通道层、及一上电极，其中该数据线与该栅极线垂直相交以定义一像素区， 该通道层夹设于该导电图案与该栅极之间，且该上电极覆盖部分该共通电极线以定义一储存电容；其中该薄层光阻图案对应该导电图案的中心部分，且该第二次厚层光阻图案对应导电图案的两侧、该数据线、及该上电极；灰化薄层光阻图案，露出该导电图案的中心部分上的导电图案； 移除露出的该导电图案以形成一源极/漏极，并露出栅极中心部分上的该通道层，其中该厚层光阻图案对应部分该漏极及部分该上电极；灰化该次厚层光阻图案，露出该源极/漏极、该数据线、及该上电极； 选择性沉积一保护层于该厚层光阻图案以外的所有区域上； 灰化该厚层光阻图案，露出部分该漏极与部分该上电极；以及形成一像素电极图案于该像素区的保护层上，且该像素电极图案连接至露出的部分该漏极与部分该上电极。
6.如权利要求5所述的阵列基板的形成方法，其特征在于，形成该像素电极图案的步骤包括形成一光阻图案覆盖该像素区以外的区域上； 选择性沉积该像素电极图案于该像素区上；以及移除该光阻图案。
7.如权利要求5所述的阵列基板的形成方法，其特征在于，形成该像素电极图案的步骤包括形成一导电层于该像素区与像素区以外的区域上； 形成一光阻图案覆盖该像素区的该导电层； 移除像素区以外的区域的该导电层，形成该像素电极图案；以及移除该光阻图案。
8.—种阵列基板的形成方法，包括形成一导电层于一基板上； 形成一光阻层于该第一导电层上；以一多段式调整掩模进行一光刻工艺，图案化该光阻层以形成一无光阻区域、一薄层光阻图案、及一厚层光阻图案；蚀刻对应该无光阻区域的该导电层，形成一底导线，其中该薄层光阻图案位于该底导线的走线区域上，且该厚层光阻图案位于该底导线的接触区域上； 灰化该薄层光阻图案，露出该底导线的走线区域； 选择性沉积一绝缘层于该基板及该底导线的走线区域上； 选择性沉积一半导体层于该绝缘层上； 移除该厚层光阻图案，露出该底导线的接触区域；形成一顶导线于该半导体层上，且该顶导线连接至该底导线的接触区域上 移除未被该顶导线覆盖的半导体层；以及形成一保护层于该绝缘层与该顶导线上。
9.一种阵列基板，包括 一底导线，位于一基板上；一绝缘层，位于该底导线及该基板上，且具有一开口露出部分该底导线； 一顶导线，位于该绝缘层上，且经由该开口直接接触该底导线；以及一保护层，位于该顶导线及该基板上； 其中该顶导线与该绝缘层之间夹设一半导体层。
10.如权利要求9所述的阵列基板，其特征在于，是应用于一光电元件。
全文摘要
本发明涉及阵列基板及其形成方法，以在不增加掩模数目的前提下取代现有的举离工艺。本发明的特点是，以多段式调整掩模搭配普通掩模，只需进行三次光刻工艺即可形成阵列基板的显示区与外围走线区。上述工艺形成的外围走线区中，顶导线与底导线直接接触，两者之间不具有其它导电层。此外，本发明不需举离工艺，可避免不溶于去光阻液的材料悬浮于去光阻液或残留于阵列基板的表面上。
文档编号G02F1/1368GK102569186SQ201010616900
公开日2012年7月11日 申请日期2010年12月17日 优先权日2010年12月17日
发明者周政旭 申请人:奇美电子股份有限公司, 群康科技(深圳)有限公司