一种阵列基板及其制作方法、显示装置制造方法
【专利摘要】本发明实施例公开了一种阵列基板及其制作方法、显示装置。本发明实施例提供一种阵列基板，该阵列基板的衬底上有多个像素结构；屏蔽电极、存储电容的下极板与扫描线位于同一层存储电容的下极板复用部分屏蔽电极；第一绝缘层覆盖存储电容下极板所在的层；存储电容的上极板设置在所述第一绝缘层上，并与数据线位于同一层，存储电容的上极板至少具有与所述存储电容的下极板重叠的部分，该重叠的部分将像素结构分割成至少两个透光区。本发明实施例通过对将存储电容的形状进行改变，将透光区分割成至少两个透光区，分散了不透光区，从而有效避免了由于大面积的不透光区而导致的格子感问题。
【专利说明】-种阵列基板及其制作方法、显示装置
【技术领域】
[0001] 本发明设及显示【技术领域】，尤其设及一种阵列基板及其制作方法、显示装置。
【背景技术】
[0002] 一般液晶显示器的像素结构中，必须配置存储电容来储存像素数据至下次更新的 时间。如图1所示为现有技术中像素结构示意图，该像素结构包括透光区域101和遮光区 域102,遮光区域102是由走线及存储电容极板等形成的不透明区域。由于存储电容极板通 常是两层不透光的金属层，因此所述存储电容的配置使得像素结构中透光区域101的面积 减小，进而导致面板的开口率降低。
[0003] 对于现有的一种全反射显示器，在用作电子标签时，由于通常进行静态显示，不需 要高速刷新，因此，一般需要采用较低的驱动频率，如20化、mz等，同时，为了确保像素电 位保持在所设定的电压上，一般采取增大像素结构中的存储电容的方法来保持电位。通常 情况下，为增大存储电容将会增大两金属层的面积，进而使得不透光区的面积增大，导致面 板的开口率更低，严重影响产品的显示效果。此外，如图2所示为现有技术中显示区的显示 状态示意图，黑色区域为遮光区域，白色区域为透光区域，由于存储电容极板的面积较大， 造成不透光区域较为集中，使得显示区有明显的格子感，降低用户的视觉感受。
【发明内容】
[0004] 本发明实施例提供一种阵列基板及其制作方法、显示装置，用W解决现有技术中 显示区域具有明显格子感的技术问题。
[0005] 本发明实施例提供的一种阵列基板，包括：
[0006] 本发明实施例提供的一种阵列基板，包括：
[0007] 衬底，所述衬底上设置有多条扫描线与数据线；多条所述扫描线和数据线交叉限 定多个像素结构；
[0008] 屏蔽电极，位于所述像素结构的至少一侧边缘且与所述扫描线位于同一层；
[0009] 存储电容的下极板，所述存储电容的下极板与所述扫描线位于同一层，且所述存 储电容的下极板至少复用部分所述屏蔽电极；
[0010] 第一绝缘层，覆盖所述存储电容下极板所在的层；
[0011] 存储电容的上极板，设置在所述第一绝缘层上，并与所述数据线位于同一层；
[0012] 所述存储电容的上极板至少具有与所述存储电容的下极板重叠的部分；
[0013] 所述存储电容的上极板与所述存储电容的下极板重叠的部分将所述像素结构分 割成至少两个透光区。
[0014] 本发明实施例提供一种显示装置，包括上述权利要求中所述的阵列基板，和与所 述阵列基板相对设置的对向基板。
[0015] 本发明实施例提供一种阵列基板的制作方法，包括：
[0016] 提供一衬底；
[0017] 在所述衬底上形成扫描线、屏蔽电极与存储电容的下极板，所述存储电容的下极 板、屏蔽电极W及扫描线位于同一层，且所述存储电容的下极板至少复用部分所述屏蔽电 极；
[0018] 形成第一绝缘层，覆盖所述存储电容的下极板所在的层；
[0019] 在所述第一绝缘层上形成存储电容的上极板W及数据线，所述存储电容的上极板 与所述数据线位于同一层；
[0020] 所述扫描线与所述数据线交叉限定多个像素结构；
[0021] 所述存储电容的上极板至少具有与所述存储电容的下极板重叠的部分；所述存储 电容的上极板与所述存储电容的下极板重叠的部分将所述像素结构分割成至少两个透光 区。
[0022] 本发明实施例提供一种阵列基板，该阵列基板的衬底上有多个像素结构；屏蔽电 极、存储电容的下极板与扫描线位于同一层存储电容的下极板复用部分屏蔽电极；第一绝 缘层覆盖存储电容下极板所在的层；存储电容的上极板设置在所述第一绝缘层上，并与数 据线位于同一层，存储电容的上极板至少具有与所述存储电容的下极板重叠的部分，该重 叠的部分将像素结构分割成至少两个透光区。本发明实施例通过对将存储电容的形状进行 改变，将透光区分割成至少两个透光区，分散了不透光区，从而有效避免了由于大面积的不 透光区而导致的格子感问题。
【专利附图】
【附图说明】
[0023] 图1为现有技术中像素结构示意图；
[0024] 图2为现有技术中显示区的显示状态示意图；
[00巧]图3为本发明实施例提供的阵列基板上的一个像素结构示意图；
[0026] 图4为图3中沿AA'截面的剖视结构示意图；
[0027] 图5为本发明实施例提供的阵列基板显示区的显示状态示意图；
[002引图6为本发明实施例提供的一种显示装置示意图；
[0029] 图7为本发明实施例提供的一种阵列基板的制作方法的流程示意图；
[0030] 图8为本发明实施例提供的阵列基板的制作方法具体流程图；
[0031] 图9为本发明实施例第一图案化金属层示意图；
[0032] 图10为本发明实施例形成第二图案化金属层的像素结构示意图；
[0033] 图11为本发明实施例第二图案化金属层示意图。
【具体实施方式】
[0034] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进 一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施 例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的 所有其它实施例，都属于本发明保护的范围。
[0035] 本发明实施例所提供的阵列基板上包括多个像素结构，为便于更清楚具体地理解 本发明，下面主要W阵列基板上的一个像素结构为例进行说明。
[0036] 图3为本发明实施例提供的阵列基板上的一个像素结构示意图，图4为图3中沿 AA'截面的剖视结构示意图。W下结合图3和4所示来阐述本发明的实施例，由于图4为 AA'截面的剖视结构示意图，故阵列基板上的部分结构没有在图4中示出。
[0037] 本发明实施例提供的阵列基板包括：
[003引衬底301，衬底301上设置有多条扫描线302a与数据线30化；多条扫描线302a和 数据线30化交叉限定多个像素结构；
[0039] 屏蔽电极30化，位于像素结构的至少一侧边缘且与扫描线302a位于同一层；
[0040] 存储电容的下极板302c，与扫描线302a位于同一层，且存储电容的下极板302c至 少复用部分屏蔽电极30化；
[0041] 第一绝缘层303,覆盖所述存储电容下极板所在的层；
[0042] 存储电容的上极板305a，设置在所述第一绝缘层303上，并与所述数据线30化位 于同一层；
[0043] 所述存储电容的上极板305a至少具有与所述存储电容的下极板302c重叠的部 分；
[0044] 所述存储电容的上极板305a与所述存储电容的下极板重叠的部分将所述像素结 构分割成至少两个透光区。
[0045] 结合参考图3与图4,具体地，本发明实施例提供的阵列基板由不同的层结构组 成，具体可包括：衬底301，衬底301上设置有第一图案化金属层302,第一图案化金属层 302包括；扫描线302a、屏蔽电极30化、存储电容的下极板302c ;屏蔽电极30化位于像素结 构的四周边缘，需要说明的是，在本实施例中，示出了屏蔽电极位于四周边缘情形，但是在 本发明的另一些实施例中，并不能W此作为限定，例如，屏蔽电极也可W是位于像素结构任 意至少一侧边缘的。存储电容的下极板302c包括位于像素结构边缘的部分W及位于像素 结构中间区域的部分，其中，位于像素结构边缘的部分复用部分屏蔽电极30化，即部分位于 像素结构边缘的第一图案化金属层302,既作为屏蔽电极，同时也作为存储电容的下极板； 第一图案化金属层302上设置有第一绝缘层303,第一绝缘层303上设置有半导体层304， 半导体层304上设置有第二图案化金属层305,第二图案化金属层305包括；存储电容的上 极板305a和数据线30化；存储电容的上极板305a至少具有与所述存储电容的下极板302c 重叠的部分，该重叠的部分将像素结构分割成透光区pi和透光区p2 ;第二图案化金属层 305上设置有第二绝缘层306,第二绝缘层306上设置有透明导电层307,该透明导电层307 包括像素电极307a，像素电极307a与存储电容的上极板305a电性连接。
[0046] 如图3所示，本发明实施例中存储电容的上极板305a与存储电容的下极板302c 重叠的部分为"工"字形图案；所述"工"字形图案与数据线30化同向设置，即"工"字形图 案中的上下两条横线与扫描线302a平行设置，中间的一条竖线与数据线30化平行设置。由 于存储电容的上极板305a与数据线30化位于同一层，采用该样的"工"字形图案设计，可 使得存储电容的上极板305a与数据线30化之间保持有适当的距离，从而避免短路的现象。
[0047] 本发明实施例中，存储电容的上极板305a与存储电容的下极板302c重叠的部分 为"工"字形图案，从而将像素结构的透光区分割成透光区pi和透光区p2,与现有技术中仅 有一个透光区相比，本发明实施例中分散了不透光区，从而有效避免了由于大面积的不透 光区而导致的格子感问题。并且，本发明实施例中，由于复用了屏蔽电极30化与存储电容 下极板302c，不需要单独制作屏蔽电极与存储电容下极板，可W减少基板上第一图案化金 属层302所占的面积，减少了不透光区域，增大了像素的开口率。如图5所示，黑色区域为 遮光区域，白色区域为透光区域，由于存储电容的上下极板成"工"字形图案，分散了遮光区 域，采用本发明实施例所提供的阵列基板在显示的过程中，格子感明显有所改善，并且降低 了不透光区域的面积，增加了基板透过率。
[0048] 本发明实施例中，对于透光区pi和透光区p2的面积大小不做具体限定，二者可W 相等或不相等，即透光区pi的面积等于透光区p2的面积、透光区pi的面积略大于透光区 p2的面积或透光区p2的面积略大于透光区pi的面积皆可。优选地，透光区pi的面积和透 光区p2的面积相等，该样便将透光区进行了平均分布，可在消除格子感的同时，进一步提 高用户的视觉感受。
[0049] 本发明实施例中，对于存储电容的上极板305a与存储电容的下极板302c重叠的 部分将像素结构的透光区分割成透光区的个数可不做具体限定。上述实施例中仅具体列举 了存储电容的上极板305a与存储电容的下极板302c重叠的部分成"工"字形图案，并将像 素结构的透光区分割成两个透光区的情形。可选地，存储电容的上极板305a与存储电容的 下极板302c重叠的部分也可成"五"，此时，像素结构的透光区被分割成=个透光区；或者 存储电容的上极板305a与存储电容的下极板302c重叠的部分也可成"壬"，此时，像素结 构的透光区被分割成四个透光区。
[0化0] 较佳地，本发明实施例中的像素结构还包括至少一个与所述扫描线相连的栅极， W及与数据线位于同一层的源极和漏极，存储电容上极板与漏极电连接。如图3与图4所 示，第一图案化金属层302还包括：两个栅极，分别为第一栅极gl和第二栅极g2,第一绝缘 层303上与第一栅极gl和第二栅极g2对应设置有两个相互分离的半导体层304。第二图 案化金属层305还包括：第一源极si、第二源极s2、第一漏极dl、第二漏极d2,其中第一源 极si与数据线30化电连接，第一漏极dl与第二源极si电连接，第二漏极与像素电极点连 接。采用该双栅结构薄膜晶体管，可W减小薄膜晶体管的宽长比，降低漏电流。本发明并不 限定栅极数据，即在本发明的一些实施例中，可单独采用单栅结构，也可采用多栅结构。
[0051] 本发明实施例提供一种阵列基板，该阵列基板的衬底上设置有多条扫描线与数据 线；多条扫描线和数据线交叉限定多个像素结构；屏蔽电极、存储电容的下极板与扫描线 位于同一层，且屏蔽电极位于像素结构的至少一侧边缘，存储电容的下极板位于像素结构 边缘W及像素结构的部分中间区域，位于像素结构边缘的存储电容的下极板复用部分屏蔽 电极；第一绝缘层覆盖存储电容下极板所在的层；存储电容的上极板设置在所述第一绝缘 层上，并与数据线位于同一层，存储电容的上极板至少具有与所述存储电容的下极板重叠 的部分，该重叠的部分将像素结构分割成至少两个透光区。本发明实施例通过对将存储电 容的形状进行改变，将透光区分割成至少两个透光区，分散了不透光区，从而有效避免了由 于大面积的不透光区而导致的格子感问题，并且，本发明实施例中，由于复用了屏蔽电极与 存储电容下极板，不需要单独制作屏蔽电极与存储电容下极板，可W减少基板上第一图案 化金属层所占的面积，减少了不透光区域，增大了像素的开口率。。
[0052] 图6为本发明实施例提供的一种显示装置示意图，包括上述实施例所述的阵列基 板601，和与所述阵列基板相对设置的对向基板602。
[0化3] 进一步地，该显示装置还包括设置于所述阵列基板背离所述对向基板一侧的反射 片 603。
[0054] 本发明实施例中所述阵列基板可W为薄膜晶体管讯in Film Transistor, TFT) 阵列基板，与所述阵列基板相对设置的对向基板可W为彩色滤光片基板（Color filter, CF)，彩色滤光片基板与薄膜晶体管阵列基板之间设置有液晶层、配向膜等。
[0化5] 图7为本发明实施例提供的一种阵列基板的制作方法所对应的流程示意图，该方 法包括如下步骤701至步骤704 :
[0化6] 步骤701，提供一衬底；
[0057] 步骤702,在所述衬底上形成扫描线、屏蔽电极与存储电容的下极板，所述存储电 容的下极板、屏蔽电极W及扫描线位于同一层，且所述存储电容的下极板至少复用部分所 述屏蔽电极；
[005引步骤703,形成第一绝缘层，覆盖所述存储电容的下极板所在的层；
[0059] 步骤704,在所述第一绝缘层上形成存储电容的上极板W及数据线，所述存储电容 的上极板与所述数据线位于同一层；所述扫描线与所述数据线交叉限定多个像素结构；
[0060] 所述存储电容的上极板至少具有与所述存储电容的下极板重叠的部分；所述存储 电容的上极板与所述存储电容的下极板重叠的部分将所述像素结构分割成至少两个透光 区。
[0061] 本发明实施例所提供的阵列基板的制作方法也可用于其他类型的显示器的制作 中，在制作过程中，将存储电容的下极板复用部分屏蔽电极，且使得存储电容的上极板与存 储电容的下极板重叠的部分将像素结构分割成至少两个透光区，通过该方法制作得到的阵 列基板有效避免了大面积存储电容的不透光区而导致的格子感问题，并且，本发明实施例 中，由于复用了屏蔽电极与存储电容下极板，不需要单独制作屏蔽电极与存储电容下极板， 可W减少基板上第一图案化金属层所占的面积，减少了不透光区域，增大了像素的开口率。
[0062] 为进一步理解本发明实施例，下面结合图8对本发明实施例所述的制作方法进行 具体说明。
[0063] 步骤801，提供一衬底301，在该衬底301上形成第一金属层；所述第一金属层由栅 极金属薄膜采用磁控瓣射的方法来制备，电极材料根据不同的器件结构和工艺要求可W进 行选择，通常被采用的栅线金属有Mo, Mo-Al-Mo合金，Mo/Al-Nd/Mo叠成结构的电极、化W 及金属铁及其合金等。
[0064] 步骤802,通过湿法刻蚀的方式对第一金属层进行构图工艺，形成第一图案化金属 层302,如图9所示，为第一图案化金属层302示意图，该第一图案化金属层302包括；扫描 线302a、屏蔽电极30化与存储电容的下极板302c ;所述存储电容的下极板302c至少复用 部分所述屏蔽电极30化；
[00化]步骤803,在第一图案化金属层302上形成第一绝缘层303,工艺成膜前清洗，通过 等离子体增强化学汽相淀积（PECVD)法，在第一图案化金属层上制备绝缘层，其材料应用 比较广泛，如二氧化娃（Si02)薄膜，氮化娃薄膜（Si化），氮氧化娃薄膜（SiOxNy)，氧化侣 (A1203)薄膜，TWx薄膜W及复合的多层结构的薄膜。然后对第一绝缘层303进行表面处 理。
[0066] 步骤804,在第一绝缘层303上形成两个相互分离的半导体层304,如图9所示，两 个相互分离的半导体层304形成在与两个栅极相对应的位置。
[0067] 步骤805,在半导体层304上通过磁控瓣射形成第二金属层，并对第二金属层进行 湿刻构图工艺，形成第二图案化金属层305,如图10所示，为形成第二图案化金属层305的 像素结构示意图。为更清楚地理解第二图案化金属层305的形状及结构，可参见图11，图11 为第二图案化金属层305的示意图，该第二图案化金属层305包括存储电容的上极板305a 化及数据线30化。
[0068] 本发明实施例中的阵列基板上，多条扫描线302a与数据线30化交叉限定多个像 素结构；存储电容的上极板305a至少具有与所述存储电容的下极板302c重叠的部分；存 储电容的上极板305a与所述存储电容的下极板302c重叠的部分将所述像素结构分割成至 少两个透光区。
[0069] 进一步的，阵列基板的制作方法还包括：
[0070] 步骤806,在第二金属层形成第二绝缘层306,并进行过孔的刻蚀工艺，形成的过 孔VI，如图3所示，为本发明实施例阵列基板的像素结构示意图，过孔VI用于将之后形成的 像素电极307a与漏极d2电性连接。
[0071] 步骤807,在第二绝缘层上形成像素电极层908,并通过湿法刻蚀的方法对其进行 构图工艺，像素电极层908的材料现在广为采用的铜锡氧化物，最终形成一个完整的像素 结构，如上述图3所示。
[0072] 需要说明的是，本发明实施例仅通过一种典型的的底栅型结构的阵列基板为例具 体说明阵列基板的制作过程，其他结构的阵列基板也可W通过本发明实施例实施例的方法 进行制作。本发明实施例在制作过程中，将存储电容的下极板复用部分屏蔽电极，且使得存 储电容的上极板与存储电容的下极板重叠的部分将像素结构分割成至少两个透光区，通过 该方法制作得到的阵列基板有效避免了大面积存储电容的不透光区而导致的格子感问题， 并且，本发明实施例中，由于复用了屏蔽电极与存储电容下极板，不需要单独制作屏蔽电极 与存储电容下极板，可W减少基板上第一图案化金属层所占的面积，减少了不透光区域，增 大了像素的开口率。
[0073] 从上述内容可W看出；本发明实施例提供一种阵列基板，该阵列基板的衬底上设 置有多条扫描线与数据线；多条扫描线和数据线交叉限定多个像素结构；屏蔽电极、存储 电容的下极板与扫描线位于同一层，且屏蔽电极位于像素结构的至少一侧边缘，存储电容 的下极板位于像素结构边缘W及像素结构的部分中间区域，位于像素结构边缘的存储电容 的下极板复用部分屏蔽电极；第一绝缘层覆盖存储电容下极板所在的层；存储电容的上极 板设置在所述第一绝缘层上，并与数据线位于同一层，存储电容的上极板至少具有与所述 存储电容的下极板重叠的部分，该重叠的部分将像素结构分割成至少两个透光区。本发明 实施例通过对将存储电容的形状进行改变，将透光区分割成至少两个透光区，分散了不透 光区，从而有效避免了由于大面积的不透光区而导致的格子感问题。
[0074] 尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造 性概念，则可对该些实施例作出另外的变更和修改。所W，所附权利要求意欲解释为包括优 选实施例W及落入本发明范围的所有变更和修改。
[0075] 显然，本领域的技术人员可W对本发明进行各种改动和变型而不脱离本发明的精 神和范围。该样，倘若本发明的该些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含该些改动和变型在内。
【权利要求】
1. 一种阵列基板，包括： 衬底，所述衬底上设置有多条扫描线与数据线；多条所述扫描线和数据线交叉限定多 个像素结构； 屏蔽电极，位于所述像素结构的至少一侧边缘且与所述扫描线位于同一层； 存储电容的下极板，所述存储电容的下极板与所述扫描线位于同一层，且所述存储电 容的下极板至少复用部分所述屏蔽电极； 第一绝缘层，覆盖所述存储电容下极板所在的层； 存储电容的上极板，设置在所述第一绝缘层上，并与所述数据线位于同一层； 所述存储电容的上极板至少具有与所述存储电容的下极板重叠的部分； 所述存储电容的上极板与所述存储电容的下极板重叠的部分将所述像素结构分割成 至少两个透光区。
2. 如权利要求1所述的阵列基板，其特征在于，所述存储电容的上极板与所述存储电 容的下极板重叠的部分将所述像素结构分割成两个透光区。
3. 如权利要求2所述的阵列基板，其特征在于，所述两个透光区的面积相等。
4. 如权利要求1所述的阵列基板，其特征在于，所述存储电容的上极板与所述存储电 容的下极板重叠的部分为"工"字形图案；所述"工"字形图案与所述数据线同向设置。
5. 如权利要求1所述的阵列基板，其特征在于，还包括： 第二绝缘层，覆盖所述存储电容的上极板； 像素电极，覆盖所述第二绝缘层；所述像素电极与所述存储电容的上极板电性连接。
6. 如权利要求1-5中任一项所述的阵列基板，其特征在于，所述像素结构还包括至少 一个与所述扫描线相连的栅极，以及与所述数据线位于同一层的源极和漏极，所述存储电 容上极板与所述漏极电连接。
7. 如权利要求6所述的阵列基板，其特征在于，所述栅极的数目为二个，所述第一绝缘 层上与所述两个栅极对应设置有两个相互分离的半导体层。
8. -种显示装置，其特征在于，包括上述权利要求1-7中任一项所述的阵列基板，和与 所述阵列基板相对设置的对向基板。
9. 如权利要求8所述的显示装置，其特征在于，还包括设置于所述阵列基板背离所述 对向基板一侧的反射片。
10. -种阵列基板的制作方法，其特征在于，包括： 提供一衬底； 在所述衬底上形成扫描线、屏蔽电极与存储电容的下极板，所述存储电容的下极板、屏 蔽电极以及扫描线位于同一层，且所述存储电容的下极板至少复用部分所述屏蔽电极； 形成第一绝缘层，覆盖所述存储电容的下极板所在的层； 在所述第一绝缘层上形成存储电容的上极板以及数据线，所述存储电容的上极板与所 述数据线位于同一层； 所述扫描线与所述数据线交叉限定多个像素结构； 所述存储电容的上极板至少具有与所述存储电容的下极板重叠的部分；所述存储电容 的上极板与所述存储电容的下极板重叠的部分将所述像素结构分割成至少两个透光区。
【文档编号】G02F1/1333GK104503164SQ201410836490
【公开日】2015年4月8日 申请日期:2014年12月23日 优先权日:2014年12月23日
【发明者】张新彦, 席克瑞, 汪梅林 申请人:上海天马微电子有限公司, 天马微电子股份有限公司