显示装置和制造显示装置的方法与流程

显示装置和制造显示装置的方法
1.本技术要求于2021年8月27日在韩国知识产权局提交的第10-2021-0113975号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
2.本公开涉及一种显示装置和一种制造显示装置的方法。


背景技术：

3.随着多媒体技术的发展，显示装置变得越来越重要。据此，包括诸如有机发光显示(oled)装置和液晶显示(lcd)装置的自发光显示装置的各种类型的显示装置正在被使用。
4.在显示装置之中，包含自发光元件的显示装置包括作为发光元件的发光二极管和连接到发光二极管的多个薄膜晶体管。薄膜晶体管可以包括多晶硅膜的沟道区以及源极区和漏极区。当薄膜晶体管在工作电压范围内导通时，电流流过薄膜晶体管的沟道区。当薄膜晶体管在非工作电压范围内截止时，电流不流过薄膜晶体管的沟道区。


技术实现要素：

5.本公开的各方面提供了一种可以确保薄膜晶体管的稳定性的显示装置。
6.本公开的各方面也提供了一种制造可以确保薄膜晶体管的稳定性的显示装置的方法。
7.应当注意的是，本公开的各方面不限于上述方面，并且本公开的其他方面对于本领域的技术人员将从以下描述中显而易见。
8.根据本公开的实施例，一种显示装置可以包括：基底；半导体层，设置在所述基底上并且包括第一区域和第二区域；第一导电层，设置在所述半导体层上，并且包括与所述第一区域重叠的第一栅极图案和与所述第二区域重叠的第二栅极图案；以及第一栅极绝缘层，设置在所述半导体层与所述第一导电层之间，并且包括与所述第一区域和所述第二区域重叠的第一绝缘层、与所述第一区域和所述第二区域重叠的第二绝缘层、以及不与所述第一区域重叠而与所述第二区域重叠的第三绝缘层，其中，所述第二绝缘层设置在所述第一绝缘层与所述第三绝缘层之间，并且具有比所述第三绝缘层的介电常数大的介电常数。
9.所述第二绝缘层可以具有比所述第一绝缘层的介电常数更大的介电常数。
10.所述第一绝缘层可以包括氧化硅并且具有至的厚度，并且其中，所述第二绝缘层可以具有至的厚度。
11.所述第一栅极绝缘层的与所述第一区域重叠的一部分的等效氧化物厚度可以小于所述第一栅极绝缘层的与所述第二区域重叠的一部分的等效氧化物厚度。
12.所述第一栅极绝缘层的与所述第一区域重叠的所述一部分的所述等效氧化物厚度可以在至范围内，并且所述第一栅极绝缘层的与所述第二区域重叠的所述一部分的所述等效氧化物厚度可以在至的范围内。
13.所述第一栅极绝缘层的与所述第二区域重叠的一部分的所述等效氧化物厚度可
以比所述第一栅极绝缘层的与所述第一区域重叠的一部分的所述等效氧化物厚度大至
14.所述显示装置可以进一步包括设置在所述基底上的发光元件，其中所述第二区域和所述第二栅极图案形成被配置为接收驱动电压的驱动晶体管以向所述发光元件供应驱动电流，并且其中所述第一区域和所述第一栅极图案形成被配置为向所述驱动晶体管发送数据信号的开关晶体管。
15.所述第二绝缘层的材料的原子间键能可以大于所述第三绝缘层的材料的原子间键能。
16.所述第二绝缘层的所述介电常数可以大于或等于8并且小于或等于30。
17.所述第一绝缘层可以包括氧化硅，所述第二绝缘层可以包括氧化铝(al2o3)、氧化锆(zro2)、氧化铪(hfo2)、氧化钇(y2o3)、氧化钽(ta2o5)和氧化铈(ceo2)中的至少一种，并且所述第三绝缘层可以包括氮化硅。
18.根据本公开的实施例，一种显示装置可以包括：基底；半导体层，设置在所述基底上并且包括第一区域和第二区域；第一导电层，设置在所述半导体层上，并且包括与所述第一区域重叠的第一栅极图案和与所述第二区域重叠的第二栅极图案；以及第一栅极绝缘层，设置在所述半导体层与所述第一导电层之间，并且包括与所述第一区域和所述第二区域重叠的第一绝缘层、以及不与所述第一区域重叠而与所述第二区域重叠的第二绝缘层，其中，所述第一绝缘层具有比所述第二绝缘层的介电常数大的介电常数，并且其中，所述第二绝缘层设置在所述第一绝缘层上。
19.所述第一绝缘层的所述介电常数可以大于或等于8并且小于或等于30。
20.所述第一绝缘层可以包括氧化铝(al2o3)、氧化锆(zro2)、氧化铪(hfo2)、氧化钇(y2o3)、氧化钽(ta2o5)和氧化铈(ceo2)中的至少一种，并且其中，所述第二绝缘层可以包括氮化硅。
21.所述第一栅极绝缘层的与所述第一区域重叠的一部分的等效氧化物厚度小于所述第一栅极绝缘层的与所述第二区域重叠的一部分的等效氧化物厚度。
22.所述第一栅极绝缘层的与所述第二区域重叠的所述一部分的所述等效氧化物厚度可以在至的范围内，并且所述第一栅极绝缘层的与所述第一区域重叠的所述一部分的所述等效氧化物厚度可以在至范围内。
23.所述第一栅极绝缘层的与所述第一区域重叠的一部分的所述等效氧化物厚度可以比所述第一栅极绝缘层的与所述第二区域重叠的一部分的所述等效氧化物厚度小至
24.所述第一绝缘层可以具有至的厚度。
25.所述第一绝缘层的材料的原子间键能大于所述第二绝缘层的材料的原子间键能。
26.根据本公开的实施例，一种制造显示装置的方法可以包括：在基底上形成包括第一区域和第二区域的半导体层；顺序地形成所述半导体层上的第一绝缘层、所述第一绝缘层上的第二绝缘层、以及所述第二绝缘层上的第三绝缘层；在所述第三绝缘层上形成与所述第一区域重叠的光刻胶层；使用所述光刻胶层作为蚀刻停止层蚀刻所述第三绝缘层的与所述第二区域重叠的一部分；以及移除所述光刻胶层，并且随后在所述第三绝缘层上形成
与所述第一区域重叠的第一栅极图案并且在所述第二绝缘层上形成与所述第二区域重叠的第二栅极图案，其中，所述第二绝缘层的介电常数大于所述第一绝缘层的介电常数和所述第三绝缘层的介电常数。
27.所述第三绝缘层的所述蚀刻可以包括使用氟基化合物和o2等离子体的干法蚀刻，并且其中所述第三绝缘层与所述第二绝缘层之间的蚀刻选择比等于或大于1.5。
附图说明
28.本公开的上述和其他方面以及特征将通过参考附图详细描述本公开的实施例而变得更显而易见。
29.图1是示出根据本公开的实施例的显示装置的透视图。
30.图2是示意性地示出根据图1的实施例的显示装置的电路结构的平面图。
31.图3是示出根据图2的实施例的子像素的电路结构的电路图。
32.图4是示意性地示出图2的子像素的一部分的结构的结构图。
33.图5是图4的区域a的放大图。
34.图6是示意性地示出图2的子像素的一部分的结构的结构图。
35.图7是图6的区域b的放大图。
36.图8是示出在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
37.图9是示出带隙能量对高-k材料的介电常数的图。
38.图10是示意性地示出在制造根据实施例的显示装置的工艺期间制备基底的工艺步骤的视图。
39.图11是示意性地示出在图10的基底上设置缓冲层的工艺的视图。
40.图12是示意性地示出设置半导体层的工艺的视图。
41.图13是示意性地示出设置第一栅极绝缘层的第一绝缘层的工艺的视图。
42.图14是示意性地示出设置第一栅极绝缘层的第二绝缘层的工艺的视图。
43.图15是示意性地示出设置第一栅极绝缘层的第三绝缘层的工艺的视图。
44.图16和图17是示意性地示出选择性地蚀刻第三绝缘层的工艺的视图。
45.图18是示出在根据另一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
46.图19是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
47.图20是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
48.图21是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
49.图22是示意性地示出在根据图21的实施例的显示装置中设置第一栅极绝缘层的第一绝缘层的工艺的视图。
50.图23是示意性地示出在根据图21的实施例的显示装置中设置第一栅极绝缘层的第二绝缘层的工艺的视图。
51.图24是示意性地示出在根据图21的实施例的显示装置中选择性地蚀刻第一栅极
绝缘层的第二绝缘层的工艺的视图。
52.图25是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
53.图26是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
54.图27是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
具体实施方式
55.将理解的是，当层或基底被称为“在”另一层或另一基底“上”时，它可以直接在另一层或另一基底上，或者也可以存在居间层。在整个说明书中，相同的附图标记指代相同的组件。
56.将理解的是，尽管术语“第一”、“第二”等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一元件。例如，在不脱离本发明的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
57.在下文中，将参考附图描述本公开的实施例。
58.图1是示出根据本公开的实施例的显示装置的透视图。图2是示意性地示出根据图1的实施例的显示装置的电路结构的平面图。
59.参照图1和图2，根据实施例的显示装置1可以是用于显示移动图像或静止图像的装置，并且可以用作用于诸如平板个人计算机(pc)、智能电话、移动通信终端和电子书的便携式电子装置的显示屏幕，以及用于诸如电视机、膝上型计算机和监视器的各种装置的显示屏幕。
60.显示装置1具有三维形状。在图中，平行于显示装置1的第一侧(竖直侧)的方向被称为第一方向dr1，平行于显示装置1的第二侧(水平侧)的方向被称为第二方向dr2，并且显示装置1的厚度方向被称为第三方向dr3。如本文中所用，除非另有特别说明，否则方向可以表示朝向一侧和相对侧的两个方向。如果有必要辨别两个相对的方向，则在两个方向中的一个方向上的一侧可以被称为“在该方向上的一侧”，同时在另一个方向上的相对侧可以被称为“在该方向上的相对侧”。在图1中，由方向的箭头指示的一侧被称为在该方向上的一侧，同时相对侧被称为在该方向上的相对侧。第一方向dr1和第二方向dr2可以彼此相交，或者可以彼此垂直。第二方向dr2和第三方向dr3可以彼此相交，或者可以彼此垂直。第一方向dr1和第三方向dr3可以彼此相交，或者可以彼此垂直。在一些实施例中，如图1中所示，当从顶部观察时，显示装置1可以具有竖直侧长于水平侧的矩形形状。例如，显示装置1的第一侧和第二侧相交的角可以是倒圆的，以具有预定的曲率，或者形状可以不限于矩形形状，而是可以以任何其他多边形形状、圆形形状或椭圆形形状形成。
61.根据实施例的显示装置1可以包括显示面板pnl。
62.显示面板pnl在其上显示图像。任何类型的显示面板可以用作根据实施例的显示面板pnl，诸如包括有机发光层的有机发光显示面板、使用微型发光二极管(led)的微型led显示面板、使用包括量子点发光层的量子点发光二极管的量子点发光显示面板、以及使用
包括无机半导体的无机发光元件的无机发光显示面板。参照图1，显示面板pnl可以在第三方向dr3上的一侧上显示图像。
63.在一些实施例中，显示面板pnl可以包括主区mr和设置于主区mr的在第一方向dr1上的一侧的辅助区sr。
64.当从顶部观察时，主区mr可以具有大体类似于显示装置1的外观的形状。主区mr可以是定位在一个平面中的平坦区。
65.辅助区sr从主区mr延伸。辅助区sr的在第二方向dr2上的宽度可以但不限于等于主区mr的在第二方向dr2上的宽度。例如，辅助区sr的在第二方向dr2上的宽度可以小于主区mr的在第二方向dr2上的宽度。电连接到向显示装置1提供控制信号的电路板的多个焊盘pad可以设置在辅助区sr中。
66.显示面板pnl可以包括显示图像的显示区域da和不显示图像的非显示区域nda。显示面板pnl的显示区域da和非显示区域nda也可以应用于显示装置1。显示面板pnl的显示区域da设置在主区mr中。具体地，显示区域da可以定位在主区mr的除边缘部分以外的中心部分处。
67.非显示区域nda可以设置在显示区域da周围。也就是说，显示面板pnl的除显示区域da之外的剩余部分变为显示面板pnl的非显示区域nda。在实施例中，主区mr的显示区域da和整个辅助区sr的边界可以是非显示区域nda。然而，需理解的是，本公开不限于此。辅助区sr也可以包括显示区域da。
68.在显示区域da中，可以设置多个子像素sp以及连接到多个子像素sp的第一电源电压线vddl、数据线dl、扫描线sl和发射线el。
69.第一电源电压线vddl可以向子像素sp供应电源电压。在一些实施例中，在显示区域da中，第一电源电压线vddl可以在第一方向dr1上延伸，并且在第二方向dr2上彼此间隔开且彼此平行。在一些实施例中，在显示区域da中在第一方向dr1上延伸且在第二方向dr2上平行形成的第一电源电压线vddl可以在非显示区域nda中彼此连接。尽管未在图中示出，但是在一些实施例中，在第二方向dr2上延伸并且连接到第一电源电压线vddl的电源电压线可以进一步定位在显示区域da中。
70.数据线dl可以向子像素sp提供数据信号。在一些实施例中，数据线dl可以沿着第一方向dr1延伸，可以在第二方向dr2上彼此间隔开，并且可以与第一电源电压线vddl平行地形成。
71.扫描线sl可以向子像素sp提供扫描信号。在一些实施例中，扫描线sl可以沿着第二方向dr2延伸，并且可以在第一方向dr1上彼此平行地形成，以与第一电源电压线vddl和数据线dl交叉。
72.发射线el可以向子像素sp提供对于发光所需的电压。在一些实施例中，发射线el可以沿着第二方向dr2延伸，并且可以在第一方向dr1上平行地形成，以与扫描线sl平行。
73.子像素sp可以从第一电源电压线vddl、数据线dl、扫描线sl和发射线el接收信号，并且可以发射光以在显示区域da中输出图像。每个子像素sp可以连接到至少一条第一电源电压线vddl、至少一条扫描线sl、至少一条数据线dl和至少一条发射线el。在图2中所示的示例中，每个子像素sp连接到两条扫描线sl、一条数据线dl、一条发射线el和第一电源电压线vddl。然而，需理解的是，本公开不限于此。例如，每个子像素sp可以连接到三条扫描线
sl，而不是两条扫描线sl。
74.扫描驱动器sld、扇出线fl和焊盘pad可以设置在非显示区域nda中。
75.扫描驱动器sld可以向扫描线sl施加扫描信号，并且可以向发射线el施加发射信号。扫描驱动器sld可以设置在主区mr的非显示区域nda的在第二方向dr2上的相对端部中的一个处，但是本公开不限于此。例如，扫描驱动器sld可以设置在主区mr的非显示区域nda的在第二方向dr2上的每个端部处。尽管图中未示出，但是扫描驱动器sld可以包括扫描信号输出和发射信号输出。扫描信号输出可以产生扫描信号，并且向扫描线sl顺序地输出扫描信号。发射信号输出可以产生发射信号，并且向发射线el顺序地输出发射信号。
76.扫描驱动器sld可以通过扫描控制线scl来接收扫描控制信号和发射控制信号。尽管图中未示出扫描控制线scl与显示驱动器电路之间的电连接，但是扫描控制线scl可以电连接到显示驱动器电路以接收扫描控制信号和发射控制信号。
77.扇出线fl可以将数据线dl/第一电源电压线vddl与辅助区sr的焊盘pad电连接。如上所述，当辅助区sr的在第二方向dr2上的宽度小于主区mr的在第二方向dr2上的宽度时，扇出线fl可以在主区mr与辅助区sr之间汇聚于辅助区sr的在第二方向dr2上的中心部分上。
78.焊盘pad可以电连接到稍后将描述的电路板，以从电路板接收控制信号并且将其发送到显示面板pnl。多个焊盘pad可以设置于辅助区sr的在第一方向dr1上的一端处，并且可以以预定间隔在第二方向dr2上并排布置。
79.尽管图中未示出，但是显示装置1可以进一步包括电路板，并且焊盘pad可以电连接到电路板。电路板可以向显示面板pnl供应电力信号和各种控制信号。电路板可以设置于辅助区sr的在第一方向dr1上的一端处，以电连接到焊盘pad。
80.图3是示出根据图2的实施例的子像素的电路结构的电路图。图4是示意性地示出图2的子像素的一部分的结构的结构图。图5是图4的区域a的放大图。图6是示意性地示出图2的子像素的一部分的结构的结构图。图7是图6的区域b的放大图。
81.参照图3，子像素sp(参见图2)可以连接到第(k-1)扫描线sk-1、第k扫描线sk、以及第j数据线dj，其中，k和j是等于或大于1的自然数。此外，子像素sp可以连接到施加第一电源电压的第一电源电压线vddl、施加初始化电压的初始化电压线vil、以及施加低于第一电源电压的第二电源电压的第二电源电压线vssl。此外，子像素sp包括薄膜晶体管、发光元件lel和电容器。薄膜晶体管包括驱动晶体管dt和开关晶体管sw。驱动晶体管dt可以接收第一电源电压或第二电源电压，以向发光元件lel供应驱动电流，并且开关晶体管sw可以向驱动晶体管dt发送数据信号。子像素sp可以包括作为驱动晶体管dt的第一薄膜晶体管st1、作为开关晶体管sw的第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7、以及包括在发光元件lel中的第一电极、第二电极和发射层。开关晶体管sw可以包括第一开关晶体管sw1和第二开关晶体管sw2。第一开关晶体管sw1可以包括第二薄膜晶体管st2、第三薄膜晶体管st3和第四薄膜晶体管st4，并且第二开关晶体管sw2可以包括第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7。
82.第一薄膜晶体管st1可以包括第一栅极电极、第一半导体图案层、第一电极、第二电极等。第一薄膜晶体管st1响应于施加到第一栅极电极的数据电压控制第一电极与第二
电极之间流动的漏极-源极电流。流过第一薄膜晶体管st1的沟道的驱动电流与阈值电压与第一薄膜晶体管st1的第一栅极电极和第一电极之间的电压之间的差的平方成比例，如下面等式1中所示：
83.[等式1]
[0084]
ids＝k
′×
(vgs-vth)2[0085]
其中，k'表示由第一薄膜晶体管st1的结构特性和物理特性确定的比例系数，vgs表示第一薄膜晶体管st1的栅极-源极电压，vth表示第一薄膜晶体管st1的阈值电压，并且ids表示驱动电流。
[0086]
发光元件lel可以响应于驱动电流发射光。从发光元件lel发射的光的量可以与驱动电流成比例。发光元件lel可以包括第一电极、第二电极以及设置在第一电极与第二电极之间的发射层。第一电极可以是阳极电极，并且第二电极可以是阴极电极。
[0087]
发光元件lel的第一电极可以连接到第七薄膜晶体管st7的第一电极和第五薄膜晶体管st5的第二电极，同时发光元件lel的第二电极可以连接到第二电源电压线vssl。
[0088]
第二薄膜晶体管st2由第k扫描线sk的扫描信号导通，以将第一薄膜晶体管st1的第一栅极电极与第二电极连接。具体地，当第二薄膜晶体管st2导通时，第一薄膜晶体管st1的第一栅极电极与第二电极连接，并且因此第一薄膜晶体管st1作为二极管被驱动。第二薄膜晶体管st2可以包括第二栅极电极、第二半导体图案层、第一电极和第二电极。第二栅极电极可以连接到第k扫描线sk，第二薄膜晶体管st2的第一电极可以连接到第一薄膜晶体管st1的第二电极，并且第二薄膜晶体管st2的第二电极可以连接到第一薄膜晶体管st1的第一栅极电极。
[0089]
第三薄膜晶体管st3由第k扫描线sk的扫描信号导通，以将第一薄膜晶体管st1的第一电极与第j数据线dj连接。第三薄膜晶体管st3可以包括第三栅极电极、第三半导体图案层、第一电极和第二电极。第三薄膜晶体管st3的第三栅极电极可以连接到第k扫描线sk，第三薄膜晶体管st3的第一电极可以连接到第一薄膜晶体管st1的第一电极，并且第三薄膜晶体管st3的第二电极可以连接到第j数据线dj。
[0090]
第四薄膜晶体管st4由第(k-1)扫描线sk-1的扫描信号导通，以将第一薄膜晶体管st1的第一栅极电极与初始化电压线vil连接。第一薄膜晶体管st1的第一栅极电极可以被放电至初始化电压线vil的初始化电压。第四薄膜晶体管st4可以包括第四栅极电极、第四半导体图案层、第一电极和第二电极。第四薄膜晶体管st4的第四栅极电极可以连接到第(k-1)扫描线sk-1，第四薄膜晶体管st4的第一电极可以连接到第二薄膜晶体管st2的第二电极，并且第四薄膜晶体管st4的第二电极可以连接到初始化电压线vil。
[0091]
第五薄膜晶体管st5连接在第一薄膜晶体管st1的第二电极与发光元件lel的第一电极之间。第五薄膜晶体管st5由第k发射线ek的发射控制信号导通，以将第一薄膜晶体管st1的第二电极与发光元件lel的第一电极连接。第五薄膜晶体管st5可以包括第五栅极电极、第五半导体图案层、第一电极和第二电极。第五薄膜晶体管st5的第五栅极电极连接到第k发射线ek，第五薄膜晶体管st5的第一电极连接到第一薄膜晶体管st1的第二电极，并且第五薄膜晶体管st5的第二电极连接到发光元件lel的第一电极。
[0092]
第六薄膜晶体管st6由第k发射线ek的发射控制信号导通，以将第一薄膜晶体管st1的第一电极与第一电源电压线vddl连接。第六薄膜晶体管st6可以包括第六栅极电极、
第六半导体图案层、第一电极和第二电极。第六薄膜晶体管st6的第六栅极电极连接到第k发射线ek、第六薄膜晶体管st6的第一电极连接到第一电源电压线vddl，并且第六薄膜晶体管st6的第二电极连接到第一薄膜晶体管st1的第一电极。当第五薄膜晶体管st5和第六薄膜晶体管st6均导通时，驱动电流可以被供应到发光元件lel。
[0093]
第七薄膜晶体管st7由第k扫描线sk的扫描信号导通，以将发光元件lel的第一电极与初始化电压线vil连接。发光元件lel的第一电极可以被放电至初始化电压。第七薄膜晶体管st7可以包括第七栅极电极、第七半导体图案层、第一电极和第二电极。第七薄膜晶体管st7的第七栅极电极可以连接到第k扫描线sk，第七薄膜晶体管st7的第一电极可以连接到发光元件lel的第一电极，并且第七薄膜晶体管st7的第二电极可以连接到初始化电压线vil。
[0094]
电容器cap形成在第一薄膜晶体管st1的第一栅极电极与第一电源电压线vddl之间。电容器cap的一个电极可以连接到第一薄膜晶体管st1的第一栅极电极，同时电容器cap的另一电极可以连接到第一电源电压线vddl。
[0095]
当第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第一电极是源极电极时，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第二电极可以是漏极电极。可选地，当第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第一电极是漏极电极时，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第二电极可以是源极电极。
[0096]
第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者可以包括如上所述的半导体图案层。第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者可以包括但不限于由多晶硅制成的半导体图案层。
[0097]
当第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者由多晶硅制成时，形成第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的工艺可以是低温多晶硅工艺。此外，在图3中所示的示例中，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7由p型薄膜晶体管形成，本公开不限于此。第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的一些或全部可以由n型薄膜晶体管形成。
[0098]
随着薄膜晶体管变得越来越小，漏电流可能发生在第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中。这样的漏电流可能干扰子像素sp的颜色表现。具体地，当第
二薄膜晶体管st2、第三薄膜晶体管st3和第四薄膜晶体管st4中的每一者中的漏电流增加时，由第一薄膜晶体管st1产生的驱动电流可能变化。结果，从发光元件lel发射的光的亮度可能基于驱动电流而变化。因此，当第二薄膜晶体管st2、第三薄膜晶体管st3和第四薄膜晶体管st4中的每一者中的漏电流增加时，子像素sp可能无法稳定地表现颜色。因此，需要减少第二薄膜晶体管st2、第三薄膜晶体管st3和第四薄膜晶体管st4中的漏电流。
[0099]
在以下描述中，将详细描述图2中示出的显示区域da中显示面板pnl的堆叠结构。
[0100]
参照图4至图7，显示区域da(参见图2)中的显示面板pnl(参见图2)可以包括子像素sp、薄膜封装层2000、触摸层3000等。
[0101]
子像素sp可以包括基底1100、缓冲层1200、半导体层actl、第一栅极绝缘层1300、第一导电层cdl1、第二栅极绝缘层1400、第二导电层cdl2、第一层间介电层1500、第三导电层cdl3、第一通孔绝缘层1600、第四导电层cdl4、第二通孔绝缘层1700、像素限定膜1800和发光元件lel。
[0102]
基底1100可以用作显示面板pnl的基体。当基底1100是具有柔性的柔性基底时，基底1100可以包括但不限于聚酰亚胺。当基底1100是具有刚性的刚性基底时，基底1100可以包括但不限于玻璃。
[0103]
缓冲层1200可以防止金属原子或杂质从基底1100渗透到半导体层actl中。缓冲层1200可以整体地设置在基底1100上。
[0104]
在显示区域da(参见图2)中，半导体层actl可以设置在缓冲层1200上，并且可以接收来自扫描线sl(参见图2)和数据线dl(参见图2)的信号以将这些信号到第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7。在以下描述中，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第一电极可以是源极电极，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的第二电极可以是漏极电极。
[0105]
半导体层actl可以包括第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的半导体图案层。例如，如图4中所示，第一薄膜晶体管st1包括第一半导体图案层act1，并且第四薄膜晶体管st4包括第四半导体图案层act4。如图6中所示，第五薄膜晶体管st5包括第五半导体图案层act5。半导体层actl可以包括第一区域actl1和第二区域actl2。第一区域actl1可以包括第一薄膜晶体管st1的第一半导体图案层act1。第二区域actl2可以包括第二薄膜晶体管st2的第二半导体图案层、第三薄膜晶体管st3的第三半导体图案层、第四薄膜晶体管st4的第四半导体图案层act4、第五薄膜晶体管st5的第五半导体图案层act5、第六薄膜晶体管st6的第六半导体图案层和第七薄膜晶体管st7的第七半导体图案层。第二区域actl2可以包括(2_1)区域actl2a和(2_2)区域actl2b。(2_1)区域actl2a可以包括第二薄膜晶体管st2的第二半导体图案层、第三薄膜晶体管st3的第三半导体图案层和第四薄膜晶体管st4的第四半导体图案层act4。(2_2)区域actl2b可以包括第五薄膜晶体管st5的第五半导体图案层act5、第六薄膜晶体管st6的第六半导体图案层和第七薄膜晶体管st7的第七半导体图案层。
[0106]
第一半导体图案层act1可以包括与稍后将描述的第一栅极电极g1重叠的第一沟道区、定位在第一沟道区的一侧上的第一漏极区以及定位在第一沟道区的相对侧上的第一源极区。第四半导体图案层act4可以包括与稍后将描述的第四栅极电极g4重叠的第四沟道区、定位在第四沟道区的一侧上的第四漏极区以及定位在第四沟道区的相对侧上的第四源极区。第五半导体图案层act5可以包括与稍后将描述的第五栅极电极g5重叠的第五沟道区、定位在第五沟道区的一侧上的第五漏极区以及定位在第五沟道区的相对侧上的第五源极区。
[0107]
半导体层actl可以直接位于缓冲层1200的一个表面上。也就是说，半导体层actl可以直接接触缓冲层1200的表面。半导体层actl可以被选择性地图案化并且设置在缓冲层1200上。在一些实施例中，半导体层actl可以包括但不限于多晶硅。例如，半导体层actl可以包括非晶硅等。
[0108]
第一栅极绝缘层1300可以使半导体层actl与稍后将描述的第一导电层cdl1绝缘。第一栅极绝缘层1300可以设置在设置有半导体层actl的缓冲层1200上以覆盖半导体层actl。第一栅极绝缘层1300可以沿着半导体层actl的轮廓设置。在一些实施例中，第一栅极绝缘层1300可以包括无机绝缘材料。在一些实施例中，第一栅极绝缘层1300可以由多层构成。第一栅极绝缘层1300的在第三方向dr3上的宽度(下文中，被称为厚度)可以依据薄膜晶体管的类型而变化。例如，设置在驱动晶体管dt(参见图8)的半导体图案与栅极电极之间的第一栅极绝缘层1300的厚度可以大于设置在开关晶体管sw(参见图8)的半导体图案与栅极电极之间的第一栅极绝缘层1300的厚度。稍后将更详细描述第一栅极绝缘层1300的结构。
[0109]
第一导电层cdl1可以设置在第一栅极绝缘层1300上。第一导电层cdl1可以直接位于第一栅极绝缘层1300的一个表面上。也就是说，第一导电层cdl1可以与第一栅极绝缘层1300的表面直接接触。
[0110]
第一导电层cdl1可以包括设置在显示区域da中的第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的栅极电极。例如，如图4中所示，第一导电层cdl1可以包括第一薄膜晶体管st1的第一栅极电极g1和第四薄膜晶体管st4的第四栅极电极g4。如图6中所示，第一导电层cdl1可以包括第五薄膜晶体管st5的第五栅极电极g5。如上所述，第一栅极电极g1、第四栅极电极g4和第五栅极电极g5可以在第三方向dr3上分别与第一半导体图案层act1的第一沟道区、第四半导体图案层act4的第四沟道区和第五半导体图案层act5的第五沟道区重叠。
[0111]
第一导电层cdl1可以包括金属。例如，第一导电层cdl1可以包括从钼(mo)、铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、钙(ca)、钛(ti)、钽(ta)、钨(w)和铜(cu)构成的组中选择的至少一种金属。
[0112]
第一导电层cdl1可以包括第一栅极图案gat1和第二栅极图案gat2。第一栅极图案gat1可以包括第一薄膜晶体管st1的第一栅极电极g1。第二栅极图案gat2可以包括第二薄膜晶体管st2的第二栅极电极、第三薄膜晶体管st3的第三栅极电极、第四薄膜晶体管st4的第四栅极电极g4、第五薄膜晶体管st5的第五栅极电极g5、第六薄膜晶体管st6的第六栅极电极和第七薄膜晶体管st7的第七栅极电极。第二栅极图案gat2(参见图8)可以包括(2_1)栅极图案gat2a(参见图5和图8)和(2_2)栅极图案gat2b(参见图7和图8)。(2_1)栅极图案
gat2a可以包括第二薄膜晶体管st2的第二栅极电极、第三薄膜晶体管st3的第三栅极电极和第四薄膜晶体管st4的第四栅极电极g4。(2_2)栅极图案gat2b可以包括第五薄膜晶体管st5的第五栅极电极g5、第六薄膜晶体管st6的第六栅极电极和第七薄膜晶体管st7的第七栅极电极。
[0113]
第二栅极绝缘层1400可以使第一导电层cdl1与稍后将描述的第二导电层cdl2绝缘。第二栅极绝缘层1400可以设置在设置有第一导电层cdl1的第一栅极绝缘层1300上以覆盖第一导电层cdl1。第二栅极绝缘层1400可以设置为沿着第一导电层cdl1的轮廓具有基本上相同厚度。在一些实施例中，第二栅极绝缘层1400可以包括无机绝缘材料，并且可以由多层构成。
[0114]
第二导电层cdl2可以设置在第二栅极绝缘层1400上。第二导电层cdl2可以直接位于第二栅极绝缘层1400的一个表面上。也就是说，第二导电层cdl2可以与第二栅极绝缘层1400的表面直接接触。
[0115]
第二导电层cdl2可以包括设置在显示区域da中的电容器电极。例如，如图4中所示，第二导电层cdl2可以包括第一薄膜晶体管st1的第一电容器电极cap1。施加到第一电容器电极cap1的电压可以等于施加到第一电源电压线vddl(参见图3)的电压。第一电容器电极cap1可以与第一栅极电极g1和第二栅极绝缘层1400一起形成电容器cap(参见图3)。第一电容器电极cap1可以在第三方向dr3上与第一栅极电极g1重叠。
[0116]
第二导电层cdl2可以包括金属。例如，第二导电层cdl2可以包括从钼(mo)、铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、钙(ca)、钛(ti)、钽(ta)、钨(w)和铜(cu)构成的组中选择的至少一种金属。
[0117]
第一层间介电层1500可以使第二导电层cdl2与稍后将描述的第三导电层cdl3绝缘。第一层间介电层1500可以设置在形成有第二导电层cdl2的第二栅极绝缘层1400上。第一层间介电层1500可以包括无机绝缘材料或有机绝缘材料。第一层间介电层1500可以由多个层构成。
[0118]
第三导电层cdl3可以设置在第一层间介电层1500上。第三导电层cdl3可以包括第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的每一者的源极电极和漏极电极。例如，如图4中所示，第三导电层cdl3可以包括第四薄膜晶体管st4的第四源极电极s4，并且如图6中所示，第三导电层cdl3可以包括第五薄膜晶体管st5的第五源极电极s5和第五漏极电极d5。
[0119]
当设置第三导电层cdl3使得源极电极和漏极电极形成在第一层间介电层1500上时，第一薄膜晶体管st1、第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7可以被限定。第四源极电极s4可以通过穿过第一层间介电层1500、第二栅极绝缘层1400和第一栅极绝缘层1300形成的接触孔电连接到第四半导体图案层act4的第四源极区/漏极区和第五半导体图案层act5的第五源极/漏极区。
[0120]
第三导电层cdl3可以包括金属。例如，第三导电层cdl3可以包括从钼(mo)、铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、钙(ca)、钛(ti)、钽(ta)、钨(w)和铜(cu)构成的组中选择的至少一种金属。
[0121]
第一通孔绝缘层1600可以使第三导电层cdl3与稍后将描述的第四导电层cdl4部分绝缘。在显示区域da中，第三导电层cdl3可以设置在第一层间介电层1500上。第一通孔绝缘层1600可以使用诸如丙烯酸基树脂、聚酰亚胺基树脂和聚酰胺基树脂的有机绝缘材料形成。
[0122]
第四导电层cdl4可以设置在第一通孔绝缘层1600上。第四导电层cdl4可以包括电连接到第一薄膜晶体管st1至第七薄膜晶体管st7的源极电极或漏极电极的连接电极、初始化电压线vil等。例如，如图4中所示，第四导电层cdl4可以包括电连接到第四源极电极s4的初始化电压线vil，并且如图6中所示，第四导电层cdl4可以包括电连接到第五漏极电极d5的第五连接电极cne5。第五连接电极cne5可以通过穿过第一通孔绝缘层1600形成的接触孔电连接到第五漏极电极d5。
[0123]
第四导电层cdl4可以包括金属。例如，第四导电层cdl4可以包括从钼(mo)、铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、钙(ca)、钛(ti)、钽(ta)、钨(w)和铜(cu)构成的组中选择的至少一种金属。
[0124]
在显示区域da中，第二通孔绝缘层1700可以设置在形成有第四导电层cdl4的第一通孔绝缘层1600上。相似于第一通孔绝缘层1600，第二通孔绝缘层1700可以使用诸如丙烯酸基树脂、聚酰亚胺基树脂和聚酰胺基树脂的有机绝缘材料形成。
[0125]
如上所述，发光元件lel可以包括第一电极1910、发射层1930和第二电极1950，并且可以设置在第二通孔绝缘层1700上。
[0126]
发光元件lel的第一电极1910可以是阳极电极，并且如图6中所示，发光元件lel的第一电极1910可以通过穿过第二通孔绝缘层1700形成的接触孔电连接到第五连接电极cne5，以电连接到第五薄膜晶体管st5的第五漏极电极d5。
[0127]
像素限定膜1800可以设置在设置有第一电极1910的第二通孔绝缘层1700上。像素限定膜1800可以使用有机材料等形成。像素限定膜1800可以形成部分暴露第一电极1910的开口。
[0128]
发射层1930可以设置在第一电极1910和像素限定膜1800上。当发射层1930是包括有机材料的有机发射层时，发光元件lel可以是有机发光二极管。当发射层1930包括量子点发射层时，发光元件lel可以是量子点发光装置。当发射层1930包括无机半导体时，发光元件lel可以是无机发光装置。可选地，发光元件lel可以是微型发光二极管。
[0129]
第二电极1950可以设置在发射层1930上。第二电极1950可以与发射层1930具有基本上相同的轮廓。
[0130]
薄膜封装层2000可以防止外部湿气和氧气渗透到子像素sp中。薄膜封装层2000可以设置在发光元件lel的第二电极1950上。
[0131]
薄膜封装层2000可以在显示区域da中包括至少一个有机层2300和至少一个无机层。至少一个有机层2300和至少一个无机层可以在彼此上交替堆叠。例如，如图4中所示，薄膜封装层2000可以包括第一无机层2100、有机层2300和第二无机层2500，并且有机层2300可以设置在第一无机层2100与第二无机层2500之间。然而，应理解的是，本公开不限于此。
[0132]
触摸层3000可以感测施加到显示装置1(参见图1)的接触输入。触摸层3000可以设置在薄膜封装层2000上。触摸层3000可以包括触摸保护层以及一个或多个导电层和绝缘层。导电层和绝缘层可以在彼此上交替堆叠。触摸保护层可以设置在第二触摸导电层上。触
摸保护层可以是有机膜。
[0133]
通常，在相似于第一栅极绝缘层1300和第二栅极绝缘层1400的绝缘层之中，包含氮化硅的绝缘层比包含氧化硅的绝缘层具有更大的氢离子浓度。这是因为在由化学气相沉积形成的包含氧化硅的绝缘层时的材料气体与在由化学气相沉积形成的包含氮化硅的绝缘层时的材料气体不同。更具体地，氨气用作用于由化学气相沉积形成的包含氮化硅的绝缘层的材料气体中的一种气体。这样的氨气可以增加包含氮化硅的绝缘层的氢离子浓度。另一方面，在形成包含氧化硅的绝缘层中可以不使用氨气。
[0134]
包含氮化硅的绝缘层的氢离子可以扩散到设置在绝缘层下方的半导体层actl中。当这种情况发生时，氢离子可以扩散到半导体层actl中，使得可以减少半导体层actl中的缺陷。由于减少了半导体层actl中的缺陷，因此可以在驱动薄膜晶体管的同时减少漏电流。此外，由于减少了半导体层actl中的缺陷，因此也可以减小薄膜晶体管的驱动范围。薄膜晶体管的驱动范围可以指施加到薄膜晶体管的栅极电极的栅极电压的范围。如果第一薄膜晶体管st1的驱动范围减小，则显示装置1的屏幕输出可能变得不完整。因此，第一薄膜晶体管st1的驱动范围需要大于第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7的驱动范围。薄膜晶体管的驱动范围可以随着在半导体层actl与第一导电层cdl1之间的第一栅极绝缘层1300的厚度增加而增加。
[0135]
因此，通过选择性地调节第一栅极绝缘层1300的厚度，第一薄膜晶体管st1的驱动范围可以大于第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7的驱动范围。具体地，第一栅极绝缘层1300的在第三方向dr3上与第一薄膜晶体管st1重叠的一部分可以比第一栅极绝缘层1300的与第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7重叠的其他部分厚。这样一来，第一薄膜晶体管st1的驱动范围可以大于第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7的驱动范围。
[0136]
参照图5和图7，第一栅极绝缘层1300可以包括第一绝缘层1310、第二绝缘层1330和第三绝缘层1350。第二绝缘层1330可以设置在第一绝缘层1310上，并且第三绝缘层1350可以设置在第二绝缘层1330上。第一栅极绝缘层1300可以部分地包括第三绝缘层1350。在本实例中，第二绝缘层1330可以设置在第三绝缘层1350与第一绝缘层1310之间。具体地，在第一栅极绝缘层1300在第三方向dr3上与第一薄膜晶体管st1重叠处，第一栅极绝缘层1300可以包括第一绝缘层1310、第二绝缘层1330和第三绝缘层1350，同时，在第一栅极绝缘层1300在第三方向dr3上与第四薄膜晶体管st4和第五薄膜晶体管st5重叠处，第一栅极绝缘层1300可以包括第一绝缘层1310和第二绝缘层1330。换句话说，与第四半导体图案层act4和第五半导体图案层act5上的第一栅极绝缘层1300相比，第一半导体图案层act1上的第一栅极绝缘层1300进一步包括第三绝缘层1350，第四半导体图案层act4和第五半导体图案层act5上的第一栅极绝缘层1300的在第三方向dr3上的宽度(下文中，被称为厚度)可以小于第一半导体图案层act1上的第一栅极绝缘层1300的厚度。
[0137]
根据上述配置，在根据实施例的显示装置1中，第一薄膜晶体管st1的驱动范围大于第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第
六薄膜晶体管st6和第七薄膜晶体管st7的驱动范围。此外，可以相对减少第二薄膜晶体管st2、第三薄膜晶体管st3、第四薄膜晶体管st4、第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7中的漏电流。
[0138]
将参考图8和图9详细描述第一栅极绝缘层1300的第一绝缘层1310、第二绝缘层1330和第三绝缘层1350。
[0139]
图8是示出在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。图9是示出带隙能量对高-k材料的介电常数的图。
[0140]
参照图8，第一栅极绝缘层1300可以包括第一绝缘层1310、第二绝缘层1330和第三绝缘层1350。第二绝缘层1330可以设置在第一绝缘层1310上，并且第三绝缘层1350可以设置在第二绝缘层1330上。第一栅极绝缘层1300可以部分地包括第三绝缘层1350。在本实例中，第二绝缘层1330可以设置在第三绝缘层1350与第一绝缘层1310之间。具体地，在第一栅极绝缘层1300在第三方向dr3上与驱动晶体管dt重叠处，第一栅极绝缘层1300可以包括第一绝缘层1310、第二绝缘层1330和第三绝缘层1350，同时，在第一栅极绝缘层1300在第三方向dr3上与开关晶体管sw重叠处，第一栅极绝缘层1300可以包括第一绝缘层1310和第二绝缘层1330。换句话说，与半导体层actl的第二区域actl2上的第一栅极绝缘层1300相比，由于半导体层actl的第一区域actl1上的第一栅极绝缘层1300进一步包括第三绝缘层1350，因此半导体层actl的第二区域actl2上的第一栅极绝缘层1300的厚度可以小于半导体层actl的第一区域actl1上的第一栅极绝缘层1300的厚度。
[0141]
如上参照图3所述，开关晶体管sw可以包括第一开关晶体管sw1和第二开关晶体管sw2。第一开关晶体管sw1可以包括第二薄膜晶体管st2、第三薄膜晶体管st3和第四薄膜晶体管st4，并且第二开关晶体管sw2可以包括第五薄膜晶体管st5、第六薄膜晶体管st6和第七薄膜晶体管st7。
[0142]
第一绝缘层1310可以设置在设置有半导体层actl的缓冲层1200上，以覆盖半导体层actl。第一绝缘层1310可以覆盖半导体层actl的第一区域actl1和第二区域actl2两者。第一绝缘层1310的在第三方向dr3上的一个表面可以是设置有第二绝缘层1330的上表面，并且第一绝缘层1310的在第三方向dr3上的相对表面可以是设置有缓冲层1200或半导体层actl的下表面。第一绝缘层1310可以设置为沿着半导体层actl的轮廓在第三方向dr3上具有基本上相同的宽度(下文中，被称为厚度)。在一些实施例中，第一绝缘层1310可以包括但不限于氧化硅。例如，第一绝缘层1310可以具有包括氧化硅和氮化硅的多层结构。
[0143]
第一绝缘层1310的厚度1310t可以是但不限于近似至如果第一绝缘层1310的厚度1310t小于则穿过第一绝缘层1310流入到半导体层actl的第一区域actl1的氢的量可能过多。如果第一绝缘层1310的厚度1310t大于则穿过第一绝缘层1310流入到半导体层actl的第一区域actl1的氢的量可能不足。
[0144]
第三绝缘层1350可以选择性地调节第一栅极绝缘层1300的厚度。第三绝缘层1350可以设置在第二绝缘层1330上，以选择性地覆盖第二绝缘层1330。第三绝缘层1350的在第三方向dr3上的一个表面可以是设置有第一导电层cdl1的上表面，并且第三绝缘层1350的在第三方向dr3上的相对表面可以是设置有第二绝缘层1330的下表面。在制造根据稍后将描述的实施例的显示装置1(参见图1)的工艺中，第三绝缘层1350可以是在被选择性地蚀刻之后剩余的残留物。第三绝缘层1350可以选择性地设置为沿着第二绝缘层1330的轮廓在第
三方向dr3上具有基本上相同的宽度(下文中，被称为厚度)。在一些实施例中，第三绝缘层1350可以包括但不限于氮化硅。例如，第三绝缘层1350可以包括氧化硅或者可以包括由氮化硅和氧化硅制成的多个层。
[0145]
根据本公开的实施例，第三绝缘层1350的厚度1350t可以是但不限于至
[0146]
第二绝缘层1330可以设置在第一绝缘层1310上，以覆盖第一绝缘层1310。第二绝缘层1330的在第三方向dr3上的一个表面可以是设置有第三绝缘层1350的上表面，并且第二绝缘层1330的在第三方向dr3上的相对表面可以是设置有第一绝缘层1310的下表面。第二绝缘层1330可以设置为沿着第一绝缘层1310的轮廓在第三方向dr3上具有基本上相同的宽度(下文中，被称为厚度)。
[0147]
根据本公开的实施例，第二绝缘层1330的厚度1330t可以是但不限于至如稍后将描述，当第二绝缘层1330的厚度1330t在至的范围内时，可以防止由于隧穿效应而产生的漏电流。
[0148]
在稍后将描述的制造根据本公开的实施例的显示装置1的工艺中，第二绝缘层1330可以在第三绝缘层1350的选择性的干法蚀刻(参见图16)期间用作防止第一绝缘层1310被蚀刻的蚀刻停止器，从而稳定薄膜晶体管的器件特性。
[0149]
如果第三绝缘层1350设置在第一绝缘层1310上且没有选择性地干蚀刻第二绝缘层1330和第三绝缘层1350以调节第一栅极绝缘层1300的厚度，则因为第三绝缘层1350与第一绝缘层1310之间的蚀刻选择比低，所以在蚀刻第三绝缘层1350时第一绝缘层1310的一部分也可能被蚀刻。当发生这种情况时，由于第一绝缘层1310的一部分被蚀刻，因此可能改变薄膜晶体管的器件特性。具体地，如果第一绝缘层1310的一部分被蚀刻，则薄膜晶体管的诸如阈值电压、驱动范围、漏极诱导势垒降低(dibl)和驱动电流的器件特性可能劣化。
[0150]
因此，通过将第一绝缘层1310与第三绝缘层1350之间的第二绝缘层1330设置为蚀刻停止器以防止第一绝缘层1310的一部分被蚀刻，可以稳定薄膜晶体管的器件特性。
[0151]
第二绝缘层1330可以包括这样的材料，该材料具有比包括在第三绝缘层1350中的材料的原子间键能大的原子间键能的材料，并且具有比氧化硅的介电常数更大的介电常数。例如，第二绝缘层1330可以包括但不限于氧化铝(al2o3)、氧化锆(zro2)、氧化铪(hfo2)、氧化钇(y2o3)、氧化钽(ta2o5)和氧化铈(ceo2)。
[0152]
在制造根据实施例的显示装置1的工艺期间，在第三绝缘层1350的选择性干法蚀刻中，第三绝缘层1350与第二绝缘层1330之间的蚀刻选择比可以是1.5或更多。换句话说，当第三绝缘层1350被选择性地蚀刻时，设置在第三绝缘层1350的下表面上的第二绝缘层1330也可以被部分地蚀刻。当第三绝缘层1350与第二绝缘层1330之间的蚀刻选择比是1.5时，第三绝缘层1350被蚀刻的速率可以是第二绝缘层1330被蚀刻的速率的1.5倍。
[0153]
当第三绝缘层1350与第二绝缘层1330之间的蚀刻选择比是1.5或更多时，包括在第三绝缘层1350中的材料的原子间键能可以弱于包括在第二绝缘层1330中的材料的原子间键能。例如，当第三绝缘层1350包含氮化硅并且第二绝缘层1330包含氧化锆时，第三绝缘层1350与第二绝缘层1330之间的蚀刻选择比(sin
x
/zro2)是3.89。氮化硅的原子间键能(即，硅与氮之间的键能(si
–
n键能))可以弱于氧化锆的原子间键能(即，锆与氧之间的键能(zr
–
o键能))。因此，第二绝缘层1330可以比第三绝缘层1350被蚀刻地少。
[0154]
因此，当第三绝缘层1350被蚀刻时，第二绝缘层1330被最小化蚀刻，并且第一绝缘层1310由于第二绝缘层1330而不被蚀刻，从而不改变薄膜晶体管的器件特性，并且可以确保薄膜晶体管的器件特性的稳定性。
[0155]
参照图9，第二绝缘层1330可以包括具有高介电常数的高-k材料。高-k材料可以指具有比氧化硅的介电常数更大的介电常数的材料。在图9的曲线图中，x轴可以代表介电常数(k)，并且y轴可以代表带隙能量。
[0156]
第二绝缘层1330的介电常数可以大于第一绝缘层1310的介电常数和第三绝缘层1350的介电常数。第二绝缘层1330的介电常数可以是在8至30的范围内。如果第二绝缘层1330的介电常数小于8，则第二绝缘层1330可能变得过薄以达到第一栅极绝缘层1300的电容。如果第二绝缘层1330过薄，则可能由于隧穿效应而发生漏电流，并且因此第二绝缘层1330可能无法作为绝缘体。如果第二绝缘层1330的介电常数大于30，则第二绝缘层1330可能容易被极化，以使电子更易于移动，并且因此第二绝缘层1330可能无法作为绝缘体。
[0157]
第一栅极绝缘层1300的厚度可以被限定为第一绝缘层1310的厚度1310t、第二绝缘层1330的厚度1330t和第三绝缘层1350的厚度1350t的总和。如本文中所用，等效氧化物厚度(eot)可以指为获得与用更厚的高-k介电材料获得的电性能相同的电性能所需的sio2的厚度。因此，第一栅极绝缘层1300的厚度可以与第一栅极绝缘层1300的等效氧化物厚度(eot)不同。
[0158]
等效氧化物厚度可以从下面的等式2中获得：
[0159]
[等式2]
[0160][0161]
其中，t
eot
表示等效氧化物厚度，k
ox
表示氧化硅的介电常数，k
high_k
表示高-k材料的介电常数，t
high_k
表示高-k材料的厚度，并且t
if_ox
表示氧化硅的厚度。
[0162]
依据薄膜晶体管的类型，第一栅极绝缘层1300可以具有在预定的范围内的等效氧化物厚度(eot)。例如，在开关晶体管sw中，第一栅极绝缘层1300的等效氧化物厚度可以在至范围内。在驱动晶体管dt中，第一栅极绝缘层1300的等效氧化物厚度可以在至范围内。然而，应理解的是，本公开不限于此。驱动晶体管dt中的第一栅极绝缘层1300的等效氧化物厚度可以比开关晶体管sw中的第一栅极绝缘层1300的等效氧化物厚度大至
[0163]
第三绝缘层1350的厚度1350t可以依据第一栅极绝缘层1300的等效氧化物厚度的范围、第一绝缘层1310的厚度1310t的范围和第二绝缘层1330的厚度1330t的范围而变化。换句话说，在开关晶体管sw中第一栅极绝缘层1300的等效氧化物厚度在至的范围内且驱动晶体管dt中第一栅极绝缘层1300的等效氧化物厚度在至的范围内，第一绝缘层1310的厚度1310t在至范围内，以及第二绝缘层1330的厚度1330t在至范围内的条件下，第三绝缘层1350的厚度1350t的范围可以被限定。例如，当第一绝缘层1310包括具有厚度的氧化硅，第二绝缘层1330包括具有的厚度的氧化铝(介电常数k
high_k
＝8)，并且第三绝缘层1350包括具有的厚度的氮化硅(介电常数k
high_k
＝7)时，第一栅极绝缘层1300的等效氧化物厚度可以在驱动晶体管dt中是
并且在开关晶体管sw中是应注意的是，第一栅极绝缘层1300的厚度可以与第一栅极绝缘层1300的等效氧化物厚度不同。在上述示例中，在驱动晶体管dt中，第一栅极绝缘层1300的等效氧化物厚度可以是并且第一栅极绝缘层1300的厚度可以是
[0164]
根据上述配置，在根据实施例的显示装置1中，驱动晶体管dt的驱动范围可以大于开关晶体管sw的驱动范围，并且可以减少开关晶体管sw的漏电流，同时确保薄膜晶体管的器件特性的稳定性。
[0165]
下文中，将描述制造根据本公开的实施例的显示装置1的方法。
[0166]
图10是示意性地示出在制造根据实施例的显示装置的工艺期间制备基底的工艺步骤的视图。图11是示意性地示出在图10的基底上设置缓冲层的工艺的视图。图12是示意性地示出设置半导体层的工艺的视图。图13是示意性地示出设置第一栅极绝缘层的第一绝缘层的工艺的视图。图14是示意性地示出设置第一栅极绝缘层的第二绝缘层的工艺的视图。图15是示意性地示出设置第一栅极绝缘层的第三绝缘层的工艺的视图。图16和图17是示意性地示出选择性地蚀刻第三绝缘层的工艺的视图。
[0167]
首先，参照图10和图11，制备基底1100，并且在基底1100上形成缓冲层1200。形成缓冲层1200的具体工艺在本领域是公知的；并且，因此，将不在本文中进行描述。
[0168]
随后，参照图12，在缓冲层1200上形成半导体层actl。例如，可以通过在缓冲层1200上形成非晶硅层、使非晶硅层结晶以形成多晶硅层、以及随后图案化多晶硅层来形成半导体层actl。如上所述，半导体层actl可以包括第一区域actl1和第二区域actl2。结晶技术的示例可以包括但不限于快速热退火(rta)、固相结晶(spc)、准分子激光退火(ela)、金属诱导结晶(mic)、金属诱导横向结晶(milc)、顺序横向凝固(sls)等。
[0169]
随后，参照图13至图15，在形成有半导体层actl的缓冲层1200上顺序地形成第一绝缘层1310、第二绝缘层1330和第三绝缘层1350。如上所述，半导体层actl可以包括第一区域actl1和第二区域actl2。例如，可以在形成有半导体层actl的缓冲层1200上形成第一绝缘层1310，可以在第一绝缘层1310上形成第二绝缘层1330，并且然后在第二绝缘层1330上形成第三绝缘层1350。第三绝缘层1350可以设置为沿着第二绝缘层1330的轮廓具有基本上相同的厚度，并且可以完全覆盖第二绝缘层1330。
[0170]
随后，参照图16和图17，将光敏有机材料施加到第三绝缘层1350上，并且对其进行曝光并且显影，以在第三绝缘层1350的在第三方向dr3上与半导体层actl的第一区域actl1重叠的一部分上形成光刻胶层pr。然后，通过使用光刻胶层pr作为蚀刻停止层选择性地蚀刻第三绝缘层1350的与半导体层actl的第二区域actl2重叠的一部分。例如，可以通过干法蚀刻执行选择性地蚀刻第三绝缘层1350的工艺。可以使用四氟化碳(cf4)和氧气(o2)等离子体或氟基化合物和o2等离子体来执行干法蚀刻。
[0171]
如果第三绝缘层1350设置在第一绝缘层1310上且没有选择性地干蚀刻第二绝缘层1330和第三绝缘层1350以调节第一栅极绝缘层1300的厚度，则因为第三绝缘层1350与第一绝缘层1310之间的蚀刻选择比低，所以在蚀刻第三绝缘层1350时第一绝缘层1310的一部分也可能被蚀刻。因此，通过在第一绝缘层1310与第三绝缘层1350之间设置第二绝缘层1330作为蚀刻停止器以防止第一绝缘层1310的一部分被蚀刻，可以稳定薄膜晶体管的器件特性。
[0172]
光刻胶层pr可以不形成在第三绝缘层1350的在第三方向dr3上与半导体层actl的
第二区域actl2重叠的一部分上。换句话说，光刻胶层pr可以在第三方向dr3上不与半导体层actl的第二区域actl2重叠，而是可以暴露第三绝缘层1350的与半导体层actl的第二区域actl2重叠的一部分。
[0173]
可以通过干法蚀刻移除光刻胶层pr和第三绝缘层1350的在第三方向dr3上与半导体层actl的第二区域actl2重叠的部分，同时第三绝缘层1350的在第三方向dr3上与半导体层actl的第一区域actl1重叠的部分可以保留。换句话说，第三绝缘层1350可以是在干法蚀刻之后剩余的残留物。如上所述，当第三绝缘层1350与第二绝缘层1330之间的蚀刻选择比是1.5或更多时，在蚀刻第三绝缘层1350的工艺期间，第二绝缘层1330可以基本上不被蚀刻。如果通过干法蚀刻未完全移除光刻胶层pr，则可以实施用于移除剩余光刻胶层pr的额外工艺。
[0174]
随后，在第三绝缘层1350和第二绝缘层1330上形成图8中所示的第一导电层cdl1。如上参照图8所述，第一导电层cdl1可以包括第一栅极图案gat1和第二栅极图案gat2。第一栅极图案gat1可以在第三方向dr3上与半导体层actl的第一区域actl1重叠。第二栅极图案gat2可以在第三方向dr3上与半导体层actl的第二区域actl2重叠。通过在第三绝缘层1350和第二绝缘层1330上形成第一导电层cdl1，可以获得图8中所示的结构。
[0175]
根据制造显示装置1的上述方法，基本上不蚀刻第一绝缘层1310和第二绝缘层1330，从而可以制造这样的显示装置1，其中，可以确保薄膜晶体管的器件特性的稳定性，同时驱动晶体管dt的驱动范围可以大于开关晶体管sw的驱动范围，并且可以减少开关晶体管sw的漏电流。
[0176]
下文中，将描述根据本公开的其他实施例的显示装置1_1至1_9。在以下描述中，相同或类似的元件将由相同或类似的附图标记表示，并且将省略或简要描述冗余的描述。
[0177]
图18是示出在根据另一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0178]
图18示出根据实施例的显示装置1_1的第三绝缘层1351可以包括氧化硅的示例。具体地，驱动晶体管dt上的第一栅极绝缘层1301可以包括包含氧化硅的第一绝缘层1310、包含高-k材料的第二绝缘层1330、以及包含氧化硅的第三绝缘层1351。
[0179]
图19是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0180]
图19示出根据实施例的显示装置1_2的第三绝缘层1352可以包括(3_1)绝缘层1352_a和(3_2)绝缘层1352_b的示例。具体地，驱动晶体管dt上的第一栅极绝缘层1302可以包括包含氧化硅的第一绝缘层1310、包含高-k材料的第二绝缘层1330、设置在第二绝缘层1330上的(3_1)绝缘层1352_a、以及设置在(3_1)绝缘层1352_a上的(3_2)绝缘层1352_b。换句话说，第三绝缘层1352可以具有包括(3_1)绝缘层1352_a和设置在(3_1)绝缘层1352_a上的(3_2)绝缘层1352_b的多层结构。
[0181]
第二绝缘层1330的介电常数可以大于(3_1)绝缘层1352_a的介电常数和(3_2)绝缘层1352_b的介电常数。
[0182]
在一些实施例中，(3_1)绝缘层1352_a可以包括氧化硅，并且(3_2)绝缘层1352_b可以包括氮化硅。然而，应理解的是，本公开不限于此。例如，(3_1)绝缘层1352_a可以包括氮化硅，并且(3_2)绝缘层1352_b可以包括氧化硅。
[0183]
在一些实施例中，第三绝缘层1352可以包括但不限于双层结构。例如，第三绝缘层1352可以具有三层结构。
[0184]
图20是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0185]
图20示出根据实施例的显示装置1_4的第一绝缘层1314可以包括(1_1)绝缘层1314_a和(1_2)绝缘层1314_b的示例。具体地，驱动晶体管dt上的第一栅极绝缘层1304可以包括设置在半导体层actl上的(1_1)绝缘层1314_a、设置在(1_1)绝缘层1314_a上的(1_2)绝缘层1314_b、设置在(1_2)绝缘层1314_b上并且包含高-k材料的第二绝缘层1330、以及设置在第二绝缘层1330上的第三绝缘层1350。换句话说，第一绝缘层1314可以具有包括(1_1)绝缘层1314_a和设置在(1_1)绝缘层1314_a上的(1_2)绝缘层1314_b的多层结构。
[0186]
第二绝缘层1330的介电常数可以大于(1_1)绝缘层1314_a的介电常数和(1_2)绝缘层1314_b的介电常数。
[0187]
在一些实施例中，(1_1)绝缘层1314_a可以包括氧化硅，并且(1_2)绝缘层1314_b可以包括氮化硅。然而，应理解的是，本公开不限于此。
[0188]
图21是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0189]
图21示出显示装置1_5的第一栅极绝缘层1305包括包含高-k材料的第一绝缘层1315和部分地设置在第一绝缘层1315上的第二绝缘层1335的示例。换句话说，根据本实施例的显示装置1_5的第一栅极绝缘层1305与根据图8的实施例的显示装置1(参见图1)的第一栅极绝缘层1300不同之处在于去除了第一绝缘层1310。根据本实施例的第一绝缘层1315与根据图8的实施例的第二绝缘层1330包括基本上相同的材料，并且根据本实施例的第二绝缘层1335与根据图8的实施例的第三绝缘层1350包括基本上相同的材料。
[0190]
具体地，第一绝缘层1315可以设置在设置有半导体层actl的缓冲层1200上，以覆盖半导体层actl。第一绝缘层1315可以覆盖半导体层actl的第一区域actl1和第二区域actl2两者。第一绝缘层1315的在第三方向dr3上的一个表面可以是设置有第二绝缘层1335的上表面，并且第一绝缘层1315在第三方向dr3上的相对表面可以是设置有缓冲层1200或半导体层actl的下表面。第一绝缘层1315可以设置为沿着半导体层actl的轮廓在第三方向dr3上具有基本上相同的宽度(下文中，被称为厚度)。第一绝缘层1315的厚度1315t可以是但不限于近似至
[0191]
在稍后将描述的制造根据图21的实施例的显示装置1_5的工艺中，第一绝缘层1315可以是用作在第二绝缘层1335(参见图24)的选择性干法蚀刻期间防止半导体层actl的第一区域actl1和第二区域actl2与第二绝缘层1335一起被蚀刻的蚀刻停止器，从而稳定薄膜晶体管的器件特性。
[0192]
第一绝缘层1315可以包括这样的材料，该材料具有比包括在第二绝缘层1335中的材料的原子间键能大的原子间键能，并且具有比氧化硅和氮化硅的介电常数更大的介电常数。在一些实施例中，第一绝缘层1315可以包括但不限于氧化铝(al2o3)、氧化锆(zro2)、氧化铪(hfo2)、氧化钇(y2o3)、氧化钽(ta2o5)和氧化铈(ceo2)中的一个。
[0193]
第一绝缘层1315的介电常数可以大于第二绝缘层1335的介电常数。第一绝缘层1315的介电常数可以是在8至30的范围内。第一绝缘层1315的介电常数与根据图8的实施例
的第二绝缘层1330的介电常数基本上相同；并且，因此，将省略冗余的描述。
[0194]
第二绝缘层1335可以选择性地调节第一栅极绝缘层1305的厚度。第二绝缘层1335可以设置在第一绝缘层1315上，以选择性地覆盖第一绝缘层1315。第二绝缘层1335的在第三方向dr3上的一个表面可以是设置有第一导电层cdl1的上表面，并且第二绝缘层1335的在第三方向dr3上的相对表面可以是设置有第一绝缘层1315的下表面。在稍后将描述的制造根据图21的实施例的显示装置1_5的工艺中，第二绝缘层1335可以是在进行选择性地蚀刻之后剩余的残留物。第二绝缘层1335可以选择性地设置为沿着第一绝缘层1315的轮廓在第三方向dr3上具有基本上相同的宽度(下文中，被称为厚度)。第二绝缘层1335的厚度1335t可以是但不限于近似至
[0195]
在一些实施例中，第二绝缘层1335可以包括但不限于氮化硅。例如，第二绝缘层1335可以包括氧化硅，或者可以包括由氮化硅和氧化硅制成的多个层。
[0196]
第一栅极绝缘层1305的厚度可以被限定为第一绝缘层1315的厚度1315t和第二绝缘层1335的厚度1335t的总和。第一栅极绝缘层1305可以依据薄膜晶体管的类型而具有在预定的范围内的等效氧化物厚度。例如，在开关晶体管sw中，第一栅极绝缘层1305的等效氧化物厚度可以在至的范围内。在驱动晶体管dt中，第一栅极绝缘层1305的等效氧化物厚度可以在至的范围内。然而，应理解的是，本公开不限于此。驱动晶体管dt中的第一栅极绝缘层1305的等效氧化物厚度可以比开关晶体管sw中的第一栅极绝缘层1305的等效氧化物厚度大至可以从上述等式2获得等效氧化物厚度。
[0197]
第一绝缘层1315的厚度1315t和第二绝缘层1335的厚度1335t可以依据第一栅极绝缘层1305的等效氧化物厚度的范围而变化。换句话说，在开关晶体管sw中第一栅极绝缘层1305的等效氧化物厚度在至的范围内并且驱动晶体管dt中第一栅极绝缘层1305的等效氧化物厚度在至的范围内的条件下，可以限定第一绝缘层1315的厚度1315t和第二绝缘层1335的厚度1335t的范围。例如，当第一绝缘层1315包括具有的厚度的氧化铝(介电常数k
high_k
＝8)和具有的厚度的氮化硅(介电常数k
high_k
＝7)时，第一栅极绝缘层1305的等效氧化物厚度可以在驱动晶体管dt中是并且在开关晶体管sw中是应注意的是，第一栅极绝缘层1305的厚度可以与第一栅极绝缘层1305的等效氧化物厚度不同。在上述示例中，在驱动晶体管dt中，第一栅极绝缘层1305的等效氧化物厚度可以是并且第一栅极绝缘层1305的厚度可以是
[0198]
根据上述配置，在根据图21的实施例的显示装置1_5中，驱动晶体管dt的驱动范围可以大于开关晶体管sw的驱动范围，并且可以减少开关晶体管sw的漏电流，同时确保薄膜晶体管的器件特性的稳定性。
[0199]
下文中，将描述制造根据图21的实施例的显示装置1_5的方法。
[0200]
图22是示意性地示出在根据图21的实施例的显示装置中设置第一栅极绝缘层的第一绝缘层的工艺的视图。图23是示意性地示出在根据图21的实施例的显示装置中设置第一栅极绝缘层的第二绝缘层的工艺的视图。图24是示意性地示出在根据图21的实施例的显示装置中选择性地蚀刻第一栅极绝缘层的第二绝缘层的工艺的视图。
[0201]
参照图22和图23，在形成有半导体层actl的缓冲层1200上顺序地形成第一绝缘层1315和第二绝缘层1335。例如，可以在形成有半导体层actl的缓冲层1200上形成第一绝缘
层1315，并且随后可以在第一绝缘层1315上形成第二绝缘层1335。如上所述，半导体层actl可以包括第一区域actl1和第二区域actl2。第二绝缘层1335可以设置为沿着第一绝缘层1315的轮廓具有基本上相同的厚度，并且可以完整地覆盖第一绝缘层1315。
[0202]
参照图24，将光敏有机材料施加到在第二绝缘层1335上，并且对其曝光和显影以在第二绝缘层1335的在第三方向dr3上与半导体层actl的第一区域actl1重叠的一部分上形成光刻胶层pr。随后，通过使用光刻胶层pr作为蚀刻停止层选择性地蚀刻第二绝缘层1335的与半导体层actl的第二区域actl2重叠的一部分。例如，可以通过干法蚀刻执行选择性地蚀刻第二绝缘层1335的工艺。可以使用四氟化碳(cf4)和o2等离子体或氟基化合物和o2等离子体执行干法蚀刻。
[0203]
如果第一绝缘层1315包含氧化硅，则在第一绝缘层1315的在第三方向上与半导体层actl的第一区域actl1重叠的一部分上形成光刻胶层pr，使用光刻胶层pr选择性地蚀刻第一绝缘层1315的与半导体层actl的第二区域actl2重叠的一部分，并且随后形成第二绝缘层，以便于调节第一栅极绝缘层1305的厚度，在干法蚀刻期间半导体层actl可能与第一绝缘层1315一起被蚀刻。因此，可能存在薄膜晶体管的器件特性劣化并且无法通过蚀刻半导体层actl导通显示装置1_5的问题。
[0204]
因此，形成了包括具有比氧化硅更大的介电常数并且具有比包括在第二绝缘层1335中的材料的原子间键能大的原子间键能的材料的第一绝缘层1315，并且随后在第一绝缘层1315上形成包括氮化硅并且沿着第一绝缘层1315的轮廓具有基本上相同的厚度以覆盖第一绝缘层1315的第二绝缘层1335。随后，在第二绝缘层1335的在第三方向dr3上与半导体层actl的第一区域actl1重叠的一部分上形成光刻胶层pr，并且使用光刻胶层pr作为蚀刻停止层选择性地蚀刻第二绝缘层1335的在第三方向dr3上与半导体层actl的第二区域actl2重叠的一部分。在这种方式中，可以防止半导体层actl的蚀刻并且以确保薄膜晶体管的器件特性的稳定性。
[0205]
如果通过干法蚀刻未能完全移除光刻胶层pr，则可以实施用于移除剩余光刻胶层pr的额外工艺。
[0206]
随后，在第一绝缘层1315和第二绝缘层1335上形成图21中所示的第一导电层cdl1。如上所述，第一导电层cdl1可以包括第一栅极图案gat1和第二栅极图案gat2。第一栅极图案gat1可以在第三方向dr3上与半导体层actl的第一区域actl1重叠。第二栅极图案gat2可以在第三方向dr3上与半导体层actl的第二区域actl2重叠。通过在第二绝缘层1335和第一绝缘层1315上形成第一导电层cdl1，可以获得图21中所示的结构。
[0207]
根据上述制造显示装置1_5的方法，基本上不蚀刻第一绝缘层1315，从而可以制造这样的显示装置1_5，其中，可以确保薄膜晶体管的器件特性的稳定性，同时驱动晶体管dt的驱动范围可以大于开关晶体管sw的驱动范围，并且可以减少开关晶体管sw的漏电流。
[0208]
图25是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0209]
根据图25的实施例的显示装置1_6与根据图21的实施例的显示装置1_5的不同之处在于第二绝缘层1336包括氧化硅。具体地，驱动晶体管dt上的第一栅极绝缘层1306可以包括包含高-k材料的第一绝缘层1315以及包含氧化硅的第二绝缘层1336。第一绝缘层1315的介电常数可以大于第二绝缘层1336的介电常数。
[0210]
图26是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0211]
根据图26的实施例的显示装置1_7与根据图21的实施例的显示装置1_5的不同之处在于第二绝缘层1337包括(2_1)绝缘层1337_a和(2_2)绝缘层1337_b。具体地，驱动晶体管dt上的第一栅极绝缘层1307可以包括第一绝缘层1315、设置在第一绝缘层1315上的(2_1)绝缘层1337_a、以及设置在(2_1)绝缘层1337_a上的(2_2)绝缘层1337_b。换句话说，第二绝缘层1337可以具有包括(2_1)绝缘层1337_a和设置在(2_1)绝缘层1337_a上的(2_2)绝缘层1337_b的多层结构。
[0212]
第一绝缘层1315的介电常数可以大于(2_1)绝缘层1337_a的介电常数和(2_2)绝缘层1337_b的介电常数。
[0213]
在一些实施例中，(2_1)绝缘层1337_a可以包括氧化硅，并且(2_2)绝缘层1337_b可以包括氮化硅。然而，应理解的是，本公开不限于此。例如，(2_1)绝缘层1337_a可以包括氮化硅，并且(2_2)绝缘层1337_b可以包括氧化硅。
[0214]
在一些实施例中，第二绝缘层1337可以包括但不限于双层结构。例如，第二绝缘层1337可以具有三层结构。
[0215]
图27是示出在根据又一实施例的显示装置中的在驱动晶体管和开关晶体管上的第一栅极绝缘层的结构的结构图。
[0216]
在根据图27的本实施例的显示装置1_9中，驱动晶体管dt和开关晶体管sw的第二开关晶体管sw2上的第一栅极绝缘层1309的厚度大于开关晶体管sw的第一开关晶体管sw1上的第一栅极绝缘层1309的厚度。换句话说，驱动晶体管dt上的第一栅极绝缘层1309和第二开关晶体管sw2上的第一栅极绝缘层1309具有相同的包括第一绝缘层1319、第二绝缘层1339和第三绝缘层1359的截面结构，同时第一开关晶体管sw1上的第一栅极绝缘层1309具有包括第一绝缘层1319和第二绝缘层1339的截面结构。根据本实施例的第一绝缘层1319、第二绝缘层1339和第三绝缘层1359可以分别与根据图8的实施例的第一绝缘层1310、第二绝缘层1330和第三绝缘层1350基本上相同。
[0217]
具体地，第一栅极绝缘层1309可以包括第一绝缘层1319、第二绝缘层1339和第三绝缘层1359。第二绝缘层1339可以设置在第一绝缘层1319上，并且第三绝缘层1359可以设置在第二绝缘层1339上。第一栅极绝缘层1309可以部分地包括第三绝缘层1359。在本实例中，第二绝缘层1339可以设置在第三绝缘层1359与第一绝缘层1319之间。换句话说，第一栅极绝缘层1309可以包括第一绝缘层1319、第二绝缘层1339和第三绝缘层1359，其中，第一栅极绝缘层1309在第三方向dr3上与驱动晶体管dt和第二开关晶体管sw2重叠，同时第一栅极绝缘层1309可以包括第一绝缘层1319和第二绝缘层1339，其中第一栅极绝缘层1309在第三方向dr3上与第一开关晶体管sw1重叠。因此，与半导体层actl的(2_1)区域actl2a上的第一栅极绝缘层1309相比，由于半导体层actl的第一区域actl1上和(2_2)区域actl2b上的第一栅极绝缘层1309进一步包括第三绝缘层1359，因此半导体层actl的(2_1)区域actl2a上的第一栅极绝缘层1309的厚度可以小于半导体层actl的第一区域actl1和(2_2)区域actl2b上的第一栅极绝缘层1309的厚度。
[0218]
虽然已经参考本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说显而易见的是，在不脱离如在所附权利要求中所阐述的本公开的范围和精神的情况下，
可以对本公开进行各种改变和修改。