专利名称：一种半导体器件封装用导线架压板的制作方法
技术领域：
一种半导体器件封装用导线架压板技术领域[0001]本实用新型涉及半导体器件封装技术领域，特别涉及一种半导体器件封装用导线架压板。
背景技术：
[0002]半导体器件在封装过程中需要将线材与产品进行焊接，一般的方式是将导线架放于热板上，再使用压板对导线架进行固定后进行焊线。[0003]现有技术的半导体器件封装用导线架压板，如图2所示，由于其设计的不合理，常使得导线架与压板之间处于相对不稳定的状态，从而导致焊点打不上线的不良率较高，产品的次品率高，造成人力资源和能源的浪费。[0004]因此，需对现有技术的半导体器件封装用导线架压板进行改进。发明内容[0005]本实用新型的目的在于避免上述现有技术中的不足之处而提供一种半导体器件封装用导线架压板，该半导体器件封装用导线架压板可使得导线架与压板之间处于相对稳定的状态，使焊线时导线架不晃动，有效减少焊点打不上线的不良率，提闻广品的良率，节省人力资源和能源。[0006]本实用新型的目的通过以下技术方案实现[0007]提供了一种改进型的压板，包括用于压紧导线架的压板框，压板框的上边框向内侧延伸设置有两个压爪，两个压爪沿水平线呈并排设置。[0008]优选的，压爪设置为长方体。[0009]另一优选的，压爪与压板框一体成型设置。[0010]本实用新型的有益效果通过在压板框的上边框向内侧延伸设置有两个压爪，两个压爪沿水平线呈并排设置，用于压紧导线架的两个焊接部的上部，可使得导线架与压板之间处于相对稳定的状态，使焊线时导线架不晃动，有效减少焊点打不上线的不良率，提高产品的良率，节省人力资源和能源。
[0011]利用附图对本实用新型作进一步说明，但附图中的实施例不构成对本实用新型的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。[0012]图I为本实用新型的一种半导体器件封装用导线架压板的实施例的结构示意图。[0013]图2为现有技术的半导体器件封装用导线架压板的结构示意图。[0014]在图I和图2中包括有[0015]I——压板框、11——上边框；[0016]2——压爪；[0017]3——导线架、31——焊接部。
具体实施方式
[0018]结合以下实施例对本实用新型作进一步描述。[0019]本实用新型的一种半导体器件封装用导线架压板的具体实施方式
，如图I所示， 包括用于压紧导线架的压板框1，压板框I的上边框11向内侧延伸设置有两个压爪2，两个压爪2沿水平线呈并排设置。[0020]本实用新型的有益效果本实用新型主要用于辅助封装为S0P8的半导体器件的焊线，该类型的半导体器件的导线架上由两个焊接部，通过在压板框I的上边框11向内侧延伸设置有两个压爪2，用于压紧导线架的两个焊接部的上部，可使得导线架与压板之间处于相对稳定的状态，使焊线时导线架不晃动，有效减少焊点打不上线的不良率，提高产品的良率，节省人力资源和能源。[0021]具体的，压爪2设置为长方体。压爪2的形状主要是配合导线架的焊接部的形状， 在能实现将导线架压紧不晃动、并且不影响正常的焊线的前提下，压爪2的形状可根据实际需要而设置。[0022]具体的，压爪2与压板框I 一体成型设置。一体成型设置可节省生产时间、减少开设的模具。[0023]本实用新型所提及的方位(如上边框11)均以图I的视图角度为准。[0024]最后应当说明的是，以上实施例仅用以说明本实用新型的技术方案，而非对本实用新型保护范围的限制，尽管参照较佳实施例对本实用新型作了详细地说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的实质和范围。
权利要求1.一种半导体器件封装用导线架压板，包括用于压紧导线架的压板框，其特征在于压板框的上边框向内侧延伸设置有两个压爪，两个压爪沿水平线呈并排设置。
2.根据权利要求I所述的一种半导体器件封装用导线架压板，其特征在于压爪设置为长方体。
3.根据权利要求I所述的一种半导体器件封装用导线架压板，其特征在于压爪与压板框一体成型设置。
专利摘要本实用新型涉及半导体器件封装技术领域，特别涉及一种半导体器件封装用导线架压板，其结构包括用于压紧导线架的压板框,压板框的上边框向内侧延伸设置有两个压爪，两个压爪沿水平线呈并排设置，通过在压板框设置两个压爪，用于压紧导线架的两个焊接部的上部，可使得导线架与压板之间处于相对稳定的状态，使焊线时导线架不晃动,有效减少焊点打不上线的不良率，提高产品的良率，节省人力资源和能源。
文档编号B23K37/04GK202804536SQ201220439590
公开日2013年3月20日 申请日期2012年8月31日 优先权日2012年8月31日
发明者张文聪 申请人:杰群电子科技(东莞)有限公司