专利名称：提高mos晶体管载流子迁移率的方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及提高MOS晶体管载流子迁移率的方法。
背景技术：
在半导体制造领域里，已知在掺杂区上形成应力膜可向其下层的掺杂区产生机械 应力，从而使得掺杂区内产生应力来增加相关半导体元件的速度。这样的应力增进了掺杂 杂质的迁移率。迁移率增加的掺杂杂质中的电荷载流子可使半导体元件，例如晶体管，有更 高的运转速度，因此各种适当应用中使用应力膜是有益的。在过去的十几年之间，利用缩减MOS晶体管(Metal-Oxide-Semiconductor Field-Effect-Transistors,M0SFET)尺寸的方式，借以持续地改善集成电路的每一功能元 件的操作速度、效能表现、电路的元件密度以及成本，缩减的方法主要包括缩小栅极长度以 及栅极氧化层的厚度。为了进一步提升晶体管的效能，利用位于半导体基底中一部分的应 变通道区域来制造MOS晶体管元件。对于CMOS晶体管而言，其中的NMOS晶体管或是PMOS晶体管都可使用应变通道区 域来提高载流子的迁移率，以增加元件的效能。例如，公开号为“CN1770425A”的中国专利 中公开了一种具有区域化应力结构的CMOS晶体管，该CMOS晶体管在沿着源极一漏极的方 向上，于NMOS晶体管的η型通道中形成拉伸应力薄膜，于PMOS晶体管的ρ型通道中形成压 缩应力薄膜，可以增加载流子的迁移率。图1为现有的具有拉伸应力和压缩应力的薄膜的 CMOS晶体管的结构示意图。如图1所示，在NMOS晶体管10上形成拉伸应力的薄膜11和在 PMOS晶体管12上形成压缩应力的薄膜13，可以增加载流子的迁移率。随着工艺节点的降低，怎样利用应力来增加MOS晶体管中载流子的迁移率成为越 来越受人们关注的问题。
发明内容
本发明的目的是提供一种提高MOS晶体管载流子迁移率的方法，从而提高了 MOS 晶体管中载流子的迁移率。为了达到上述目的，本发明提供了一种提高MOS晶体管载流子迁移率的方法，包 括步骤提供半导体基底，所述半导体基底上具有栅极；以TEOS和O2为原料，利用LPCVD的方法形成覆盖所述栅极和所述栅极两侧的半 导体基底上表面的氧化物层，当所述半导体基底将形成NMOS晶体管时，则反应腔室应力大 于1. 88torr,当所述半导体基底将形成PMOS晶体管时，则反应腔室应力小于1. SStorr ；刻蚀所述氧化物层，形成栅极的侧壁结构；向所述栅极及其所述侧壁结构两侧的半导体基底中掺杂杂质离子。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时，
3反应腔室应力为1. 9torr至2. 2torr0可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时， 腔室内温度为550°C至700°C。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时， 其中TEOS的流量为200sccm，O2的流量为5sccm至lOsccm。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 反应腔室应力为1. 6torr至1. 8torr。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 腔室内温度为550°C至700°C。可选的，所述形成氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 其中TEOS的流量为200sccm，O2的流量为15sccm至20sccm。本发明的上述技术方案和现有技术相比的优点在于本发明通过改进形成栅极侧壁结构时的氧化物层的步骤，从而使得形成的氧化物 层中的应力可以根据所需进行调整。例如在NMOS晶体管中，可以通过反应腔室应力大于 l.SStorr，使该氧化物层的应力为拉应力，在PMOS晶体管中，可以通过反应腔室应力小于 1. SStorr，使氧化物的应力为压应力，从而使得MOS晶体管内的载流子迁移率增加，从而达 到提高器件速度的效果。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1为现有的具有拉伸应力和压缩应力的薄膜的CMOS晶体管的结构示意图；图2为栅侧壁结构中氧化物层的应力随反应腔室的应力变化的示意图；图3为本发明的半导体器件的制造方法一实施例的流程图；图4至图7为本发明的半导体器件的制造方法一实施例的示意图。
具体实施例方式随着工艺节点的下降，半导体器件的特征尺寸越来越小，这样应力对载流子的迁 移率的影响越来越大。发明人在研究后发现如果以TEOS和O2为原料，利用LPCVD(低压化 学气相淀积)的方法形成栅极侧壁结构中氧化物层的步骤中，通过调整LPCVD时的腔室压 力，也可以使得形成的氧化物层的应力发生变化。具体的，反应腔室应力大于l.SStorr时 生成的氧化膜的应力为拉应力，当反应腔室应力小于1. 88torr时生成的氧化膜的应力为 压应力。图2所示为栅侧壁结构中氧化物层的应力随反应腔室的应力变化的示意图，其中 纵坐标表示应力，其中负值为拉伸应力，正值为压缩应力，横坐标为反应腔室压力，其中图2 反应了随着反应腔室内的压力上升拉伸应力增大，随着反应腔室压力降低压缩应力增大， 并且当反应腔室内压力在1. 6torr至2. 2torr时上述变化比较显著。因此，本发明提供了一种提高MOS晶体管载流子迁移率的方法，包括步骤提供半导体基底，所述半导体基底上具有栅极；
以TEOS和O2为原料，利用LPCVD的方法形成覆盖所述栅极和所述栅极两侧的半 导体基底上表面的氧化物层，当所述半导体基底将形成NMOS晶体管时，则反应腔室应力大 于1. 88torr,当所述半导体基底将形成PMOS晶体管时，则反应腔室应力小于1. SStorr ；刻蚀所述氧化物层，形成栅极的侧壁结构；向所述栅极及其所述侧壁结构两侧的半导体基底中掺杂杂质离子。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时， 反应腔室应力为1. 9torr至2. 2torr0可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时， 腔室内温度为550°C至700°C。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时， 其中TEOS的流量为200sccm，O2的流量为5sccm至lOsccm。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 反应腔室应力为1. 6torr至1. 8torr。可选的，形成所述氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 腔室内温度为550°C至700°C。可选的，所述形成氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时， 其中TEOS的流量为200sccm，O2的流量为15sccm至20sccm。本发明通过改进形成栅极侧壁结构时的氧化物层的步骤，从而使得形成的氧化物 层中的应力可以根据所需进行调整。例如在NMOS晶体管中，可以通过反应腔室应力大于 l.SStorr，使该氧化物层的应力为拉应力，在PMOS晶体管中，可以通过反应腔室应力小于 1. SStorr，使氧化物的应力为压应力，从而使得MOS晶体管内的载流子迁移率增加，从而达 到提高器件速度的效果。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况 下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图3为本发明的半导体器件的制造方法一实施例的流程图。图4至图7为本发明 的半导体器件的制造方法一实施例的示意图。如图3所示，本实施例中的提高NMOS晶体管载流子迁移率的方法，包括步骤Sl 提供半导体基底，所述半导体基底上具有栅极。参考图4，具体的，半导体基底100可以是单晶、多晶或非晶结构的硅或硅锗 (SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷 化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体基底100的材料的几个示 例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。随后，可以利用本领域技术人员熟知的方法在半导体基底上形成栅极，在本实施例中可以具体采用下列方法首先，利用原子层沉积(ALD)、物理气相淀积(PVD)、化学气相 淀积(CVD)或等离子体增强型化学气相淀积(PECVD)工艺在半导体基底100表面形成栅极 氧化层(未图示)。接着，在栅极氧化层表面淀积多晶硅层(未图示)，例如可以利用PECVD 或高密度等离子化学气相淀积(HDP-CVD)工艺在衬底表面淀积多晶硅层。在沉积的多晶硅 层表面还需形成一硬掩膜层(未图示)，例如氮化硅，通常采用PECVD工艺淀积形成上述氮 化硅。然后涂布光刻胶(未图示)并图案化光刻胶以定义栅极的位置，随后利用光刻胶和 氮化硅作为掩膜，采用等离子刻蚀方法刻蚀多晶硅层形成MOS晶体管的栅极110。然后去除 剩余的光刻胶和硬掩膜氮化硅，光刻胶的去除采用灰化工艺，硬掩膜氮化硅采用磷酸湿法 去除。之后，可以优选的包括对半导体基底100进行低剂量的杂质离子注入，形成源极 区和漏极区的轻掺杂结构(LDD，Lightly Doped Drain) 112。S2 以TEOS和O2为原料，利用LPCVD的方法形成覆盖所述栅极和所述栅极两侧的 半导体基底上表面的氧化物层，当所述半导体基底将形成NMOS晶体管时，则反应腔室应力 大于1. 88torr,当所述半导体基底将形成PMOS晶体管时，则反应腔室应力小于1. SStorr0在NMOS晶体管的位置形成氧化物层时，反应腔室应力大于1. 88torr,因为腔室压 力太小会使得生成的氧化物密度较小，因此在本实施例中，优选的1. 9torr至2. 2torr。在 PMOS晶体管的位置形成氧化物层时，反应腔室应力小于1. 88torr,因为腔室压力太大会使 得生成的氧化物密度太大，因此在本实施例中，优选的1. 6orr至1. 8torr0在本实施例中， 利用LPCVD(低压化学气相淀积)的方法形成栅极侧壁结构中氧化物层的步骤中，通过调整 LPCVD时的腔室压力，也可以使得形成的氧化物层的应力发生变化。具体的，反应腔室应力 大于1. 88torr时生成的氧化膜的应力为拉应力，当反应腔室应力小于1. 88torr时生成的 氧化膜的应力为压应力。所述TEOS的分子式为Si (OC2H5) 4。参考图5，具体的，在栅极110和所述栅极110两侧的半导体基底100表面利用 LPCVD的方法淀积氧化层120，氧化层120的材料可以是二氧化硅(SiO2)。方法为在反应室中通入TEOS和02。在淀积过程中存在下面两种反应，反应式为Si (OC2H5) 4+1202 — Si02+8C02+10H20 (1)Si(OC2H5)4 — Si02+4C2H4+2H20 (2)发明人在研究后发现通过调整O2和TEOS的流量比，就可以使得形成的氧化物层 的应力发生变化。当O2和TEOS的流量比小于7 100时形成的氧化膜的应力为拉应力， 当O2和TEOS的流量比大于7 100时生成的氧化膜的应力为压应力。因此在本实施例 中，TEOS的流量优选的200sCCm。在NMOS晶体管的位置形成氧化物层时，02的流量小于 Hsccm。因为O2的流量如果很小会使得反应速度减慢，因此在本实施例中，优选的，O2的流 量具体为 5sccm-10sccm，例如 6sccm、7sccm、8sccm、9sccm，TEOS 的流量为 200sccm ；在 PMOS 晶体管的位置形成氧化物层时，02的流量大于Hsccm，因为O2的流量如果很大会使得O2 浪费，因此在本实施例中，优选的，O2的流量具体为15sccm-20sccm，例如16sccm、17sccm、 18sccm、19sccm，TEOS 的流量为 200sccm。另外，在本实施例中，在NMOS晶体管的位置形成氧化物层时，腔室内温度为550°C至700°C。在PMOS晶体管的位置形成氧化物层时，腔室内温度为550°C至700°C。然后，形成氧化物层120的厚度在80入 300 A之间。优选的，还可以随后采用等离子增强化学气相淀积工艺(PECVD)在氧化层120表 面沉积氮化硅层(未图示)。S3 刻蚀所述氧化物层，形成栅极的侧壁结构。参考图6，采用干法刻蚀，例如反应离子刻蚀(RIE)工艺刻蚀氧化硅层120形成栅 极侧壁结构120a。S4 向所述栅极及其所述侧壁结构两侧的半导体基底中掺杂杂质离子。参考图7，该步骤可以利用本领域技术人员熟知的方法进行掺杂，例如离子注入， 在栅极和栅极侧壁结构120a的两侧形成源极区140和漏极区150。因为在步骤S2中形成 的氧化物层120具有应力，因此氧化物层120将其应力施加到了其下层的半导体基底100 中，也就是源极区140和漏极区150的位置。因此，就向NMOS晶体管的源极区140和漏极 区150施加拉伸应力，向PMOS晶体管的源极区140和漏极区150施加压缩应力，这样使得 半导体基底100中的载流子的迁移率增加。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
一种提高MOS晶体管载流子迁移率的方法，其特征在于，包括步骤提供半导体基底，所述半导体基底上具有栅极；以TEOS和O2为原料，利用LPCVD的方法形成覆盖所述栅极和所述栅极两侧的半导体基底上表面的氧化物层，当所述半导体基底将形成NMOS晶体管时，则反应腔室应力大于1.88torr，当所述半导体基底将形成PMOS晶体管时，则反应腔室应力小于1.88torr；刻蚀所述氧化物层，形成栅极的侧壁结构；向所述栅极及其所述侧壁结构两侧的半导体基底中掺杂杂质离子。
2.根据权利要求1所述的提高MOS晶体管载流子迁移率的方法，其特征在于，形成所述 氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时，反应腔室应力为1.9torr至2.2torr。
3.根据权利要求2所述的提高MOS晶体管载流子迁移率的方法，其特征在于，形成 所述氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时，腔室内温度为550°C至 700 "C。
4.根据权利要求3所述的提高MOS晶体管载流子迁移率的方法，其特征在于，形成所述 氧化物层的步骤中，当所述半导体基底将形成NMOS晶体管时，其中TEOS的流量为200sCCm， O2的流量为5sccm至lOsccm。
5.根据权利要求1所述的提高MOS晶体管载流子迁移率的方法，其特征在于，形成所述 氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时，反应腔室应力为1. 6torr至 1. 8torr。
6.根据权利要求5所述的提高MOS晶体管载流子迁移率的方法，其特征在于，形成 所述氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时，腔室内温度为550°C至 700 "C。
7.根据权利要求6所述的提高MOS晶体管载流子迁移率的方法，其特征在于，所述形成 氧化物层的步骤中，当所述半导体基底将形成PMOS晶体管时，其中TEOS的流量为200sCCm， O2的流量为15sccm至20sccm。
全文摘要
本发明提供了一种提高MOS晶体管载流子迁移率的方法，包括步骤提供半导体基底，所述半导体基底上具有栅极；以TEOS和O2为原料，利用LPCVD的方法形成覆盖所述栅极和所述栅极两侧的半导体基底上表面的氧化物层，当所述半导体基底将形成NMOS晶体管时，则反应腔室应力大于1.88torr，当所述半导体基底将形成PMOS晶体管时，则反应腔室应力小于1.88torr；刻蚀所述氧化物层，形成栅极的侧壁结构；向所述栅极及其所述侧壁结构两侧的半导体基底中掺杂杂质离子，上述方法提高了MOS晶体管中的载流子迁移率。
文档编号C23C16/44GK101958284SQ20091005497
公开日2011年1月26日 申请日期2009年7月16日 优先权日2009年7月16日
发明者何有丰, 唐兆云 申请人:中芯国际集成电路制造(上海)有限公司